sunleijun的博客

  4.1 逻辑综合概述 4.1.1 逻辑综合的概念   综合(synthesis)：就是把思想转换为实现欲想功能的可制造的设计。综合是约束驱动 和基于路径的。 在这里，综合也就是把行为级或 RTL 级的 HDL 描述转换为门级电路的过程，用公式表示 就是： 综合等于  = 翻译  + 优化  + 映射 ( Synthesis  = Transiation  + Optimization  + Mapping  ) 用图形表示就是：(见图 4.1) 图 4.1 综合的概念 4.1.2 逻辑综合的工具介绍 。工具操作界面 设计编译器(Design Compiler 简称 DC)是 Synopsys 综合工具的核...

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  关于 时钟抖动 Jitter 和 偏移 Skew 系统时序设计中对时钟信号的要求是非常严格的，因为我们所有的时序计算都是以恒定的时钟信号为基准。但实际中时钟信号往往不可能总是那么完美，会出现抖动(Jitter)和偏移（Skew）问题。 所谓抖动(jitter)，就是指两个时钟周期之间存在的差值，这个误差是在时钟发生器内部产生的，和晶振或者PLL内部电路有关，布线对其没有影响。除此之外，还有一种由于周期内信号的占空比发生变化而引起的抖动，称之为半周期抖动。总的来说，jitter可以认为在时钟信号本身在传输过程中的一些偶然和不定的变化之总...

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  一.同步电路的组成   1.组合逻辑电路：用来实现各种逻辑计算   2.时序逻辑电路：用来存储由时序电路计算得到的逻辑值   3.时钟分布网络：向整个电路中的时序逻辑提供正确的时钟信号   二.clock skew问题的提出   1.clock skew的产生   延时与时钟线的长度及被时钟线驱动的时序单元的负载电容、个数有关   由于时钟线长度及负载不同，导致时钟信号到达相邻两个时序单元的时间不同   于是产生所谓的clock skew   2.有关的概念    Setup Time(Ts):建立时...

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  clock latency可分为souce latency和network latency，source latency是这clock信号来源到芯片的clock输入端的delay，而network latency是指芯片clokc输入端到flip-flop clock输入的delay。如下图所示，Network latency为一个预估值，在做clock tree synthesis时Astro会以network latency的值为目标来加入buffer。其设置如下：         set_clock_latency source 1 [get_clocks CLK]         set_clock_latency 0.5 [get_clocks CLK]

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http://blog.csdn.net/study16/archive/2009/07/26/4382113.aspx http://hi.baidu.com/lixu1113/blog/item/48ac67c21a3931170ef47709.html

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各自的优缺点： 1、总的来说，同步复位的优点大概有3条：  a、有利于仿真器的仿真。 b、可以使所设计的系统成为100%的同步时序电路，这便大大有利于时序分析，而且综合出来的fmax一般较高。 c、因为他只有在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的毛刺。他的缺点也有不少，主要有以下几条： a、复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位任务。同时还要考虑，诸如：clk skew,组合逻辑路径延时,复位延时等因素。 b、由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口，所以，倘若...

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把时钟进行7分频的方法：。先做一个模7的计数器。再做一个信号a,在模1计数器的控制下，前3个周期为高，后4个周期为低。在用时钟下降沿将a信号延迟一拍得到b.a或b的运算就得到7分频且占空比为1：1的电路 程学如下： module divide_odd(                                          clk   ,    ...

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1 引言     基于FPGA的数字系统设计中大都推荐采用同步时序的设计，也就是单时钟系统。但是实际的工程中，纯粹单时钟系统设计的情况很少，特别是设计模块与外围芯片的通信中，跨时钟域的情况经常不可避免。如果对跨时钟域带来的亚稳态、采样丢失、潜在逻辑错误等等一系列问题处理不当，将导致系统无法运行。本文总结出了几种同步策略来解决跨时钟域问题。 2 异步设计中的亚稳态     触发器是FPGA设计中最常用的基本器件。触发器工作过程中存在数据的建立(setup)和保持(hold)时间。对于使用上升沿触发的触发...

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[FPGA]Verilog三段式状态机描述 时序电路的状态是一个状态变量集合，这些状态变量在任意时刻的值都包含了为确定电路的未来行为而必需考虑的所有历史信息。 状态机采用VerilogHDL语言编码，建议分为三个always段完成。 三段式建模描述FSM的状态机输出时，只需指定case敏感表为次态寄存器， 然后直接在每个次态的case分支中描述该状态的输出即可，不用考虑状态转移条件。 三段式描述方法虽然代码结构复杂了一些，但是换来的优势是使FSM做到了同步寄存器输出，消除了组合逻辑输出的不稳定与毛刺的隐患，而且更利于时序路径分组，一般来说...

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ISE时序约束笔记1——Global Timing Constraints 时序约束和你的工程          执行工具不会试图寻找达到最快速的布局&布线路径。——取而代之的是，执行工具会努力达到你所期望的性能要求。          性能要求和时序约束相关——时许约束通过将逻辑元件放置的更近一些以缩短布线资源从而改善设计性能。  没有时序约束的例子        

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在给FPGA做逻辑综合和布局布线时，需要在工具中设定时序的约束。 通常，在FPGA设计工具中都

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H 实施时序约束的方法和命令     实施上述约束的基本方法是，根据已知时序信息，推算需要约束的时间值，实施约束。具体地说是这样的，首先对于一般设计，首先掌握的是TCLK,这个对于设计者来说是个已知量。前面介绍公式和图中的TCKO和TSETUP（注：有的工具软件对TCKO和TSETUP的定义与前面图形不同，还包含了到达同步器件的一段logic的时延）是器件内部固有的一个时间量，一般我们选取典型值，对于FPGA，这个量值比较小，一般不大于1~2ns。比较难以确定的是TINPUT和TOUTPUT两个时间量。     约束输入时间偏移...

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A 时序约束的概念和基本策略     时序约束主要包括周期约束（FFS到FFS，即触发器到触发器）和偏移约束（IPAD到FFS、FFS到OPAD）以及静态路径约束（IPAD到OPAD）等3种。通过附加约束条件可以使综合布线工具调整映射和布局布线过程，使设计达到时序要求。例如用OFFSET_IN_BEFORE约束可以告诉综合布线工具输入信号在时钟之前什么时候准备好，综合布线工具就可以根据这个约束调整与IPAD相连的Logic Circuitry的综合实现过程，使结果满足FFS的建立时间要求。     附加时序约束的一般策略是先附加全局约束，然后对...

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这是一个在逻辑设计中注意事项列表，由此引起的错误常使得设计不可靠或速度较慢，为了提高设计性能和提高速度的可靠性，必须确定设计通过所有的这些检查。 可靠性 1. 为时钟信号选用全局时钟缓冲器BUFG！ 不选用全局时钟缓冲器的时钟将会引入偏差。 2. 只用一个时钟沿来寄存数据 使用时钟的两个沿是不可靠的，因为时钟的某沿或者两个沿会漂移。如果时钟有漂移而且你只使用了时钟的一个沿，你就降低了时钟边沿漂移的风险。这个问题可以这样来解决：就是允许CLKDLL自动纠正时钟的占空比，以达百分之五十的占空比。否则强烈建议只使用一个时钟...

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鸡毛蒜皮之一：成本节约现象一：这些拉高/拉低的电阻用多大的阻值关系不大，就选个整数5K吧点评：市场上不存在5K的阻值，最接近的是4.99K（精度1%），其次是5.1K（精度5%），其成本分别比精度为20%的4.7K高4倍和2倍。20%精度的电阻阻值只有1、1.5、2.2、3.3、4.7、6.8几个类别（含10的整数倍）；类似地，20%精度的电容也只有以上几种值，如果选了其它的值就必须使用更高的精度，成本就翻了几倍，却不能带来任何好处。现象二：面板上的指示灯选什么颜色呢？我觉得蓝色比较特别，就选它吧点评：其它红绿黄橙等颜色的不管大小（5MM以下）封装...

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