在网上搜索45nm方面的材料，结果发现英特尔的中文企业博客。从介绍上来看，这是从今年5月份开始设立的，请了英特尔中国几个主要部门的大牛来主打。文章的质量不同凡响，行文的深浅、题材的选择，都非常切合博客这种宣传方式的需要（想起来上次在我博客里面留言的那位Cisco
Linksys的公关朋友，你不妨去看看，或许有所启发）。我看了一下英特尔的英文企业博客，一样的风格和架构，2006年9月开张，有世界各地英特尔员工的贡献，所以内容更加丰富些。
技术大牛的文章，读者一口气看下来，茅塞顿开，神清气爽；而半吊子记者写文章，读者会觉得如同嚼蜡，消化不良——写文章的人都没有弄明白，怎可能以己昏昏，使人昭昭？我勉强写些纯技术新闻的时候，估计也没少让人倒胃口。这个时候怎么办呢？与其妄加评论，还不如老实一点，一来尽量忠实于“原著”，标明出处，多用点直接引语，让人明白发言人的身份和立场，避免混淆视听；二来尽量多收集点不同厂商的同题评论，也算客观全面，尽力而为了。
10月23号，参加了Altera公司的一个45nm技术的媒体沟通会，他们的技术开发副总裁Mojy
Chian专程来北京开了这个通气会。关于45nm工艺的技术难点、产业意义，大家看赵军老师的文章即可——虽然一个是FPGA，一个是微处理器，但是道理相通。Mojy这次通气会上，有几个信息在此忠实再现一下：
1，从90nm到65nm，从65nm到45nm，目前从节点N到节点N＋1，芯片的开发成本逐级提高50％，模版成本也提高50％。这就是为什么从20世纪末到现在，每年采用新工艺的芯片设计数目不断下降，晶圆代工厂的数量也不断减少的原因。
2，从Altera公司和客户们的沟通情况来看，原来厂商最关心的三件事情依次排列为：性能、功耗和成本。现在，则是成本第一，功耗第二，性能老三了。因此，Mojy强调，Altera的45nmFPGA产品，也会着重迎合这一客户需求：首先，每个晶体管的成本随着工艺升级而逐年降低25％到30％（当然，晶体管的数量增加了，因为线宽小了，塞进去的晶体管数量多了）。其次，Altera继续采用其“可编程功耗技术”，即针对设计中需要的地方提高性能，而把其它地方的功耗降到最低，从而降低了总功耗。也就是说，Altera可以根据不同模块的性能要求，对各个逻辑单元的功耗进行单独定义，而不是传统FPGA那样，对所有逻辑单元都实行同一高性能的定义。至于性能，Mojy声称，每个晶体管级的性能比65nm要提高40％以上。
3，和赛灵思同时委托两家代工厂（UMC和Toshiba）联合进行45nmFPGA工艺的研发策略不同，Altera把宝押在TSMC上。目前，12个Altera－TSMC的联合开发团队，彼此在各自公司都有长期驻扎的工作组。Mojy说，采用不同的代工厂，意味着赛灵思公司将面对一个难题：代工厂之间因为竞争关系，彼此会有很多技术壁垒，因此有可能产生重复的研发投入，增加研发时间（对此问题，找个机会再问赛灵思的回应吧）
4，关于Altera究竟什么时候能正式量产45nmFPGA器件，Mojy没有透露，只是说，现在已经出来了4个测试芯片，而计划要有8个样片，以保证量产器件的可靠性。根据2006年赛灵思公司CEO
Wim Roelandts在新闻中的表态，“赛灵思会在2008年年底实现45nm的量产。”
5，Altera未来的45nm器件着重瞄准哪些应用领域？一直陪同在旁的全球公共关系总监Anna del
Rosario女士做了非常干脆的总结：“除了手机之外的所有应用。”（手机实在太便宜了，对成本太敏感了，如此低廉且量大的应用还不适合FPGA）。Mojy说，以高端路由器为代表的通讯领域产品，以及部分高性能的消费电子产品，都是45nmFPGA的用武之地。
背景知识：
作者：赵军 原文来源：
http://blogs.intel.com/china/2007/10/k45.html在过去一年中，随着媒体对英特尔45纳米和高K-金属栅极的介绍和评论，让大家开始知道这两个新词汇，所以大家可能有这样的疑问：在处理器量产中采用的45纳米芯片生产工艺和同时提及的高K-金属栅极有什么关系吗？高K-金属栅极到底是什么？为什么说成功研制高K-金属栅极并将之付诸量产是半导体业界里程碑式的技术变革和突破？
为了回答这个问题，让我们来先了解什么45纳米(nm)生产工艺或者制程。45纳米不是指的芯片上每个晶体管的大小，也不是指用于蚀刻芯片形成电路时采用的激光光源的波长，而是指芯片上晶体管和晶体管之间导线连线的宽度，简称线宽。半导体业界习惯上用线宽这个工艺尺寸来代表硅芯片生产工艺的水平。早期的连线采用铝，后来都采用铜连线了。
处理器生产工艺从早期的0.8微米，0.6微米，0.35微米，0.25微米，0.18微米，0.13微米，90纳米(0.09微米)，到今天的65纳米，即将到来的45纳米以及将来的32纳米等等。
处理器(CPU)性能的不断提高离不开优秀的核心微架构的设计，而芯片生产工艺的更新换代是保证不断创新设计的处理器变为现实的基础。每一次制作工艺的更新换代都给新一轮处理器高速发展铺平了大道。因为线宽越小，晶体管也越小，让晶体管工作需要的电压和电流就越低，晶体管开关的速度也就越快，这样新工艺的晶体管就可以工作在更高的频率，随之而来的就是芯片性能的提升。大家习惯了芯片生产工艺两年一次的更新换代，给大家的感觉好像是从65纳米到45纳米同以前从130纳米到90纳米，以及从90纳米到65纳米一样没有什么特别的。摩尔定律嘛，就是每24个月，在同样面积的硅片上把2倍的晶体管“塞”进去，循环往复……
从单个晶体管的角度来看，为了延续摩尔定律，我们需要每两年把晶体管的尺寸缩小到原来的一半。现在的工艺已经将晶体管的组成部分做到了几个分子和原子的厚度，组成半导体的材料已经达到了它的物理电气特性的极限。最早达到这种极限的部件是组成晶体管的栅极氧化物——栅极介电质，现有的工艺都是采用二氧化硅(SiO2)层作为栅极介电质，如下图。大家也把源极(Source)和漏极(Drain)之间叫做沟道，在栅极氧化物上面是栅极(Gate)。
二氧化硅是什么？玻璃，水晶和石英的主要成分就是二氧化硅，它是一种良好的绝缘体。
同1995年晶体管中二氧化硅层相比，65纳米工艺的晶体管中的二氧化硅层已经缩小到只有前者的十分之一，仅只有5个氧原子的厚度了。作为阻隔栅极和下层的绝缘体，二氧化硅层已经不能再进一步缩小了，否则产生的漏电流会让晶体管无法正常工作，如果提高有效工作的电压和电流，会使芯片最后的功耗大到惊人的地步。为了使大家更好的理解问题的实质，让我们来回顾一下晶体管的工作原理。晶体管的工作原理其实很简单，就是用两个状态表示二进制的“0”和“1”。
源极和漏极之间是沟道(Channel)，当没有对栅极(G)施加电压的时候，沟道中不会聚集有效的电荷，源极(S)和漏极(S)之间不会有有效电流产生，晶体管处于关闭状态。可以把这种关闭的状态解释为“0”，当对栅极(G)施加电压的时候，沟道中会聚集有效的电荷，形成一条从源极(S)到漏极(D)导通的通道，晶体管处于开启状态，可以把这种状态解释为“1”。这样二进制的两个状态就由晶体管的开启和关闭状态表示出来了。
我们可以把栅极比喻为控制水管的阀门，开启让水流过，关闭截止水流。晶体管的开启/关闭的速度就是我们说的频率，如果主频是1GHz，也就是晶体管可以在1秒钟开启和关闭的次数达10亿次。回到前面的问题，从65纳米开始，我们已经无法让栅极介电质继续消减变薄，而且到45纳米，晶体管的尺寸要进一步缩小，源极和漏极也靠得更近了，如果不能解决栅极向下的漏电流问题以及源极和漏极之间的漏电流问题，摩尔定律也许就此终结。
;){kind=link}