ysdingyu的博客

我在XPS中建立一个工程，然后导入到SDK中，当我要生成ELF文件时出现了一个问题，如下： 没有加上niblack函数（niblack函数为实现niblack变换的函数） text    data     bss     dec     hex filename 4258     300    1064    5622    15f6 finger_vein.elf 加上了niblack函数 text    data     bss     dec &nbs...

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最近忙一个EDK的小工程，自己定义个用Create or Import Peripheral 定义了IP，在里面要用到ISE的IP.困扰了一段时间！经过群里、论坛上一些朋友的帮助 终于OK了，先分享下了（引用五十米阳光），这里面主要是用到了Black Box的设计 FPGA设计过程，很多时候在使用公司的或者第三方公司的IP核，那如何自己把自己的HDL代码变成可使用的IP呢。同时这样做也有很多好处： 将你的设计制作成BlackBox，也就是网表文件，这样别人看不到你的设计但是可以调用你的模块了。详细的参考信息如下： 1. 什么是BlackBox - 一个大的设计中可以用到一系列网...

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  这是我从网上粘贴过来的，看有用，就发下来：感谢作者http://toolbox.xilinx.com/docsan/xilinx7j/help/iseguide/mergedProjects/coregen/html/cgn_b_cgn_files.htm 以下是我的翻译（意译）： CoreGen工作的时候涉及到下列文件： 一、项目文件 CGP文件：CoreGen项目文件，该文件存放用户定制的参数。 二、输入文件 CGF文件：是一个log文件，在使用MemoryEditor时记录用户定制的输入以产生COE文件。该文件可以用于定义memory块（COE文件）的数据内容。 COE文件：是一个ASCII格式的输入文件，当一个core需要配置多个数据时使用该...

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 我在System Generator上进行硬件协同仿真，用的是Xilinx  sprant3 dsp1800a这款开发板，在生成Co_simulation模块的时候时序约束有一个不能满足：总是出现这个错误 哪位高手帮忙解决下，非常感激... 我用的SPRANT3DSP1800A，这块XILINX公司的开发板，它有三个时钟，我前面一直用的是125M的主系统时钟（PIN=F13），后来出现上面这个问题，一直都无法解决。        后来查阅了一些资料，上面设置时钟频率时，一般小于或者低于系统时钟频率，但是我试了3...

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    开发板上带有1个4M*16的SDRAM存储器，在此实验中，用到了21根地址线，正好对应4M。现在就是我测试用xps_mch_emc IP测试NOR flash 步骤：    （1）首先添加xps_mch_emc IP到PLB46总线，并把相应的接口添加到外部FPGA接口上.如下图 则上面的External ports如下图 Generator FLASH的Adress

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转载自dianlym的博客,对此表示感谢！！http://home.eeworld.com.cn/my/space.php?uid=170289&do=blog&id=35780 一....尽量不要使用"大于""小于"这样的判断语句, 这样会明显增加使用的逻辑单元数量 .看一下报告,资源使用差别很大.      例程:always@(posedge clk)    begin     count1=count1+1;    if(count1==10000000)      feng=1;    //no_ring     else if(count1==90000000)      begi...

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关于XCS700AFG400的引脚资料可以在Xilinx的官方网站上下载 xilinx_3a.pdf  P102有详细的引脚资料 下面英文部分为xilinx官方DATA SHEET里面的原文： The Spartan-3A FPGA SelectIO interface supports many popular single-ended and differential standards. Table 2 shows the number of user I/Os as well as the number of differential I/O pairs available for each device/package combination. Some of the user I/Os are unidirectional input-only pins as indicated in Table 2. Spartan-3A FPGAs support the fol...

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这几天一直在做EDK的引脚的INOUT问题，中间出现了很多问题，现在终于在大方向上基本可以使用了，但还有一些小问题，希望和大家一起参谋参谋： 自定义的IP core会在生成一个pcores 目录，下面一般有/data,/hdl,/netlist，*.mpd文件会在/data目录下面，需要添加的内容如下： PORT SDA_PAD_I = "", DIR = I PORT SDA_PAD_O = "", DIR = O PORT SDA_OE = "", DIR = O PORT SCL_PAD_I = "", DIR = I PORT SCL_PAD_O = "", DIR = O PORT SCL_PAD_T = "", DIR = O PORT SDA = "", DIR = IO, THREE_STATE = TRUE, TRI_I = SDA_PAD_I, TRI_O = SDA_...

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在用IP Core Generator生成FIFO时：遇到几个问题，总结下，供大家参考： 图中竖线的位置是复位信号置位：从图中观察到：   1:在复位信号的第五个上升沿WR_DATA_COUNT开始计数                       2：前四个时钟上升延时 FULL信号和empty信号都为1   3：当wr_data_count 为2是empty开始变为0 说明：ALMOST_FULL：当这个信号有效时，说明还可以再进行一次写操作， 当reset信号被设置后一半要经过大于或等于...

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请教大家一个问题，我在edk进行软硬件协同调试，我已经将system.bit下载到PFGA内 launch xmd后   后 我启动run 但是出现错误 哪个大哥大姐帮忙解决下，不胜感激

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