本文首先介绍了高速串行链路设计中 AC 耦合电容阻抗优化的重要性,然后阐述如何利用 Xpeedic 苏州芯禾科技公司旗下软件 ViaExpert 对 AC 耦合电容设计进行前仿真,然后指导后续 PCB 设计,最后 PCB 完成后进行后仿真,完成仿真的闭环设计。

 

1 引言

随着高速串行总线的速率越来越高,链路的阻抗也随之成为 SI 工程师关注的焦点。由于高速串行总线链路中唯一的无源器件就是 AC 耦合电容,所以在我们对传输线阻抗以及过孔或者连接器的 PIN 的阻抗优化之后,剩下的也就是 AC 耦合电容的阻抗的优化,当然 25Gbps 链路为了进一步减小 AC 耦合通道阻抗不连续性的影响,IC 厂家直接把 AC 耦合电容设计在接收端芯片这里,所以对于正在设计 10Gbps 链路的应用,AC 耦合电容成为 SI 工程师的必修课了。

 

AC 耦合电容的阻抗仿真,因为需要考虑到焊盘和 GND 或者 POWER 平面的容性耦合,所以常规在 HFSS 中建模会比较耗费时间,目前芯禾科技推出的 ViaExpert 建模工具可以针对各种叠层和电容封装进行 AC 耦合电容阻抗优化前仿真,后续布线阶段也可以导入 Brd 文件提取出 AC 耦合电容的焊盘尺寸和掏空的层数和大小,最终仿真出你所能接受的阻抗设计。                                                                                              

 

2 AC 耦合电容的掏空设计

AC 耦合电容焊盘相比链路的走线会比较宽,这样对于高速信号传输来说就是一处阻抗不连续点(如图 1),为保证阻抗的一致性,AC 耦合电容的下方需要做多层的掏空,但是由于 PCB 设计的第 3 层或者倒数第 3 层通常是 POWER 层,挖空后可能会导致 BGA IO 口模拟电源的压降问题;目前很多电源模块都具有 Remote Sense 功能,可以补偿 PCB 压降问题,所以 AC 耦合电容焊盘下方做多层掏空也是可以的。

 

在此背景下,我们就需要一种仿真工具可以对掏空大小和掏空层数做阻抗优化仿真,通过调整 AC 耦合电容焊盘下方的挖空大小以及挖空的层数来确定单板基于某种叠层下的焊盘阻抗是否比较接近差分传输线的阻抗,最终给出 PCB 设计的优化规则。后续我将介绍如何利用芯禾科技推出的 ViaExpert 软件进行 AC 耦合电容阻抗优化仿真的设计。

 

图 1 高速串行链路中 AC 耦合电容的设计

 

3 AC 耦合电容阻抗前仿真优化

在芯禾科技发布的最新 ViaExpert 版本中,有专门针对 AC 耦合电容阻抗仿真的优化流程,软件界面如下图 2 所示。叠层可以利用软件默认设置也可以由用户 PCB 叠层,通过 Import 按钮导入。AC 耦合电容这里可以支持一对差分也可以支持多对差分进行 AC 耦合电容的串扰仿真,这里我们只以单对差分为例进行仿真。

 

图 2 AC 耦合电容建模初始界面

 

上图确定好叠层和 AC 耦合电容的对数之后我们就可以对单对 AC 耦合电容的出线及信号孔和地孔做更详细的设置,具体设置信息如下图 3 所示。

 

图 3 AC 耦合电容建模设置

 

这里我们以 0402 的 AC 耦合电容为例进行仿真,一端 Botm 层通过换层过孔连接 Top 面的 AC 耦合电容,另外一端通过过孔再连接到 Art12 层,这里我们分别仿真 3 种情况;电容掏空到 GND02 层,X 方向掏 34mil,Y 方向掏 66mil(Case1)。模型建好后的 3D 效果图如图 4 所示。

 

图 4 AC 耦合电容 3D 效果图(Case1)

 

电容掏空到 GND02 层,X 方向掏 28mil,Y 方向掏 58mil(Case2),如图 5 所示。

 

图 5 AC 耦合电容 3D 效果图(Case2)

  

电容掏空到 POWER04 层,X 方向掏 34mil,Y 方向掏 66mil(Case3),如图 6 所示。

 

图 6 AC 耦合电容 3D 效果图(Case3)

 

 

模型生成好后,电容出线的两端会自动生成 Wave Port,所以不需要你手动去设置 Port,这里还有一点就是材料的参数以及孔径需要你去设置,材料参数设置因为是前仿真,所以用 Djordjevic-Sarkar Model Input 简单的频变模型(图 7),只需要设置一个频点的 Dk 和 Df 值就可以求解宽带的频变曲线。具体设置界面如下所示,这里我们板材选用 FR-4,Dk 和 Df 的值选择 1GHz 频点。

 

图 7 Djordjevic-Sarkar Model Input

 

Case1 和 Case2 参数分别设置好之后,我们就可以开始仿真,仿真频率范围设为 10MHz-20GHz 频段。具体设置如下图 8 所示,芯禾科技在最新的版本当中加入了 Dense Mesh 功能,可以在对结构复杂区域增加 Mesh 的数量,客户可以通过勾选项自行选择。

 

图 8 仿真引擎设置

 

下面是 Case1,Case2,Case3 三种情况下 AC 耦合电容插入损耗,回波损耗以及差分阻抗曲线,分别如图 9,图 10 及图 11 所示。这里使用的是 Xpeedic 公司的 SnpExpert 对 S 参数进行比较。

 

图 9 3 种 Case 的插入损耗曲线

 

图 10 3 种 Case 的回波损耗曲线

 

图 11 3 种 Case 的差分阻抗曲线

 

从以上 3 种情况的仿真结果可以看出,掏空 2 层的阻抗是最接近 100ohm 的,所以在 5.16GHz 基频处的插入损耗和回波损耗也是最优秀的,但是和掏空 1 层的结果差别不是太大,Case2 情况是最差的,因为掏空区域变小了,差分阻抗变低了。所以后续我们在 PCB 设计阶段就可以根据以上前仿真结果进行指导,对于通流比较紧张的情况,我们只掏空 GND02 层的地,对于 POWER03 或者 ART03 空间宽裕的情况下,可以掏 2 层处理。

 

4 AC 耦合电容阻抗后仿真验证

根据上节 3 种 Case 情况下的仿真结果和 PCB 设计的实际情况,AC 耦合电容只掏空 GND02 层,掏空尺寸为 X 方向掏 34mil,Y 方向掏 66mil。因为 ViaExpert 可以直接导入 Brd 文件,所以在 PCB 设计完成后在 ViaExpert 里面直接对 Brd 进行解析,提取出板上的 AC 耦合电容和出线。PCB 实际 AC 耦合电容的设计以及导入到 ViaExpert 中提取完成的 3D 效果图分别如图 12 和图 13 所示。

 

图 12 实际 AC 耦合电容出线

 

图 13 实际 AC 耦合电容 3D 效果图

 

因为 ViaExpert 里面提取 Brd 无法获得电容相应的模型,所以后仿真需要把模型导入到 HFSS 中,然后加上 AC 耦合电容的 Model,最终如图 14 所示。

 

图 14 实际 AC 耦合电容 3D 效果图

   

仿真结果如下图 15,图 16,图 17 所示。基本和前仿真结果一致

 

图 15 实际 AC 耦合电容后仿真插入损耗

 

图 16 实际 AC 耦合电容后仿真回波损耗

 

图 17 实际 AC 耦合电容后仿真差分阻抗

 

5 结论

本文介绍了如何利用 Xpeedic 公司旗下的 ViaExpert 软件对高速串行链路 AC 耦合电容的前仿真差分阻抗优化以及 PCB 后仿真建模,前仿真得出设计方向后指导 PCB 设计,最后后仿真确定设计是否满足要求,最终保证高速串行链路设计的一板成功。