介绍了一种 2.4 GHz 的低噪声亚采样锁相环。环路锁定是利用亚采样鉴相器对压控振荡器的输出进行采样。不同于传统电荷泵锁相环,由于在锁定状态下没有分频器的作用,由鉴相器和电荷泵所产生的带内噪声不会被放大 N2 倍,从而会使锁相环的带内噪声极大程度地减小。在输出电压摆幅相同的情况下,压控振荡器采用 NMOS、PMOS 互补结构降低了锁相环的功耗。锁相环的设计在 TSMC 180 nm CMOS 工艺下完成,在 1.8V 的供电电压下,锁相环功耗为 7.2 mW。在偏移载波频率 200 kHz 处,环路的带内噪声为 -124 dBc/Hz。
 
0 引言
在无线通信系统中,一个低抖动、低噪声的时钟信号是必不可少的。锁相环目前被广泛应用于产生高精度的时钟信号,例如为无线射频收发机系统提供稳定的本振时钟信号。低噪声的本振信号对于无线收发机系统的整体性能起着至关重要的作用。
 
在传统电荷泵锁相环中,由于分频器的作用,带内噪声性能会被很大程度恶化。通常情况下,会选取较小的环路带宽来抑制由鉴频鉴相器和电荷泵所带来的带内噪声。然而,减小环路带宽会增加锁相环的锁定时间以及芯片面积。
 
由于亚采样锁相环在锁定状态下没有分频器的作用,所以能很好地解决环路带宽与噪声之间的折中问题,既能获得大的环路带宽,又能减小锁相环的相位噪声。
 
本文分析了传统电荷泵锁相环的带内噪声,提出了低噪声亚采样锁相环,给出了电路各模块的具体实现和电路仿真结果。
 
1 传统电荷泵锁相环的带内噪声
图 1 为传统电荷泵锁相环(CPPLL)的基本结构,主要由鉴频鉴相器(Phase and Frequency Detector, PFD)、电荷泵(CP)、环路滤波器(Low Pass Filter, LPF)和压控振荡器(VCO)组成。图 2 所示为 CPPLL 的相位噪声模型,Kd 为 PFD/CP 线性增益,FLPF(s)为环路滤波器的传输函数,KVCO/s 为 VCO 的增益。
 
 
CPPLL 带内噪声主要由 PFD/CP 的噪声贡献,利用图 2 的相位域模型,可以得到闭环 PD/CP 的噪声传输函数为:
 
 
HPDCP(s)=φout,nφPDCP,n=1Kd·G(s)1+G(s)/N(1)
 
其中,G(s)= Kd·FLPF·KVCO/s 是 PLL 开环传递函数。所以由 PFD/CP 贡献的带内噪声为:
 
 
其中,Kd=ICP/2π,相位噪声 Linband 通常表示为单边带噪声功率,SiPDCP 是 PFD/CP 噪声频率谱密度。从式(2)可以看出,由于分频器的存在,PLL 的带内噪声会被放大 N2 倍。从而较大的 Kd,CP 即较大的 PFD/CP 线性增益 Kd 及较小的分频比 N 会得到更优的噪声性能。
 
2SSPLL 工作原理及噪声分析
本文提出的亚采样锁相环基本结构框图如图 3 所示,主要由核心的亚采样环路(Core Loop)及锁频环(FLL)构成。如果仅使用核心电路,由于 SSPD 的捕获范围有限,在采样的过程中,采样器无法区分被采样的频率是所需的 N·fRef 还是 fRef 的其他谐波,故加入 FLL 可以得到所需的锁定频率。SSPD 采用参考信号 Ref 对 VCO 的输出进行采样。使用相同的 SSPD/CP 作为 Dummy 采样器,可以消除从采样开关到 VCO 的电荷注入和补偿 BFSK 效应[4],从而使采样 PLL 的参考杂散性能得到优化。
 
 
 
当环路未锁定时,核心采样电路与 FLL 一起工作,当 Ref 与 FLL 中分频器输出 Div 相位差小于π,PFD 的输出会掉入死区(Deadzone),使得 CP2 无法开启,FLL 停止工作,只有核心采样电路单独工作,直至锁定。当环路锁定时,Ref 的上升沿与 VCO 差分输出波形的交叉点对齐。SSPD 采样后,可以通过 CP 将采样的电压转化为上下电流 IUP 和 IDN。因为 Ref 采样得到的电压相等,所以 CP 的上下电流相等,从而 VCO 控制电压 VCTRL 保持恒定不变,环路锁定。
 
由于环路锁定时,FLL 不工作,所以 SSPLL 的噪声模型可以简化成如图 4 所示的模型。与图 2 比较,很明显地看到少了分频器模块对系统的影响,使得锁相环的带内噪声大幅度减小。从而 SSPD/CP 对整个环路贡献的噪声为:
 
 
 
但是,参考信号源的噪声依然会被放大 N2 倍,所以在 SSPLL 中,带内噪声主要由参考信号源的噪声贡献。
 
3 电路各模块设计与实现
3.1 压控振荡器
 
 
 

 

图 5 为压控振荡电路图,(a)为 VCO 的原理图,本文设计采用 NMOSPMOS 互补的结构。相对于全 NMOS、全 PMOS 结构,这种结构不仅可以节省功耗,而且当偏置电流相等时,互补型结构的 VCO 能够获得更好的相位噪声。此外,在偏置电流一定时,互补性结构提供更大的负阻值,交叉耦合管的转换速度更快,使得 1/f 噪声的拐角频率大大降低。在 1 mA 的偏置电流下,相位噪声可以达到 -120 dBc/Hz @ 1 MHz。(b)为高线性度 Varactor 对于 VCO 的变容管 Varactor 采用对称式结构,可以有效提高频率调谐增益 KVCO 的线性度,从而优化噪声性能。本文设计 KVCO 为 55 MHz/V,调谐范围为 2.3 GHz~2.55 GHz,调谐曲线如图 6 所示。
 
3.2 亚采样鉴相器 / 电荷泵
图 7 所示为 SSPD/CP 的原理图,图 8 为本文提出的亚采样 CP 的电路图,在采样过程中,锁定时理想的采样点为正弦信号的过零点,从而可以得到:
 
 
 
 
 
 
将亚采样锁相环 CP 与传统电荷泵锁相环 CP 的噪声性能进行对比,可以得到:
 
 
 
 
 
通常情况下,N 1,AVCO/VGST>1,所以 Kd,SS-Kd,CP。比较式(2)和式(3),可以得到亚采样锁相环的带内噪声被大幅度抑制。但是在环路带宽一定的情况下,CP 增益过大会导致环路滤波器的电容过大,使得芯片的面积增大。加入脉冲产生器 Pulser 电路,控制 CP 导通时间,有效控制 CP 增益的大小,减小芯片面积。
 
另外,在亚采样 CP 中加入单位增益缓冲器,当输出端充放电开关关闭时电流源管的漏端电压和控制电压相同,有效减小了由电荷分享而引起的电流纹波,提高了亚采样锁相环的杂散性能。
 
4 电路仿真结果
 
 
 
图 9 是 SSPLL 环路瞬态响应,可以看出 SSPLL 的输出频率随着 VCO 控制电压的变化而变化。图(a)中 A 区域表示系统检测 Ref 与 Div 相位差小于π,但频率在 Ref 的其他谐波处,未锁定。此时,FLL 不工作,CP2 输出为 0,只有 SSPD/CP 有电流输出,SSPLL 输出频率大于所需锁定频率,Ref 与 Div 相位差逐渐累积增大;B 区域表示 M1 处,Ref 与 Div 相位差积累至大于π,CP2 开启,环路滤波器放电使得 VCTRL 电压降低,从而 SSPLL 输出频率降低,使其接近锁定频率 N·fRef;在 C 区域中的 M2 处,环路开始锁定,VCO 控制电压和 SSPLL 输出频率保持不变。
 
图 10 和图 11 所示分别为 SSPLL 的输出频谱(Spectrum)和相位噪声性能。从图中可以看出,SSPLL 的参考杂散为 -79.81 dBc,在偏移载波频率 200 kHz 处,带内噪声为 -124 dBc/Hz。SSPLL 的版图如图 12 所示,核心电路面积为 750 μm×560 μm。
 
  
 
5 结论
本文介绍了亚采样锁相环电路的工作原理,重点对比分析了亚采样锁相环与传统电荷泵锁相环的噪声性能。基于 TSMC 180 nm 的工艺,在 1.8 V 供电电压下,SSPLL 的功耗为 7.2 mW;在偏移载波频率 200 kHz 处,带内噪声为 -124 dBc/Hz;参考杂散为 -79.81 dBc。