MOS管驱动原理图

下图为 MOS 驱动电路的电路图。驱动电路采用 Totem 输出结构设计，上拉驱动管为 NMOS 管 N4、晶体管 Q1 和 PMOS 管 P5。下拉驱动管为 NMOS 管 N5。图中 CL 为负载电容，Cpar 为 B 点的寄生电容。虚线框内的电路为自举升压电路。

驱动电路的设计思想是利用自举升压结构将上拉驱动管 N4 的栅极（B 点）电位抬升，使得 UB>VDD+VTH ，则 NMOS 管 N4 工作在线性区，使得 VDSN4 大大减小，最终可以实现驱动输出高电平达到 VDD。而在输出低电平时，下拉驱动管本身就工作在线性区，可以保证输出低电平位 GND。因此无需增加自举电路也能达到设计要求。

考虑到此驱动电路应用于升压型 DC－DC 转换器的开关管驱动，负载电容 CL 很大，一般能达到几十皮法，还需要进一步增加输出电流能力，因此增加了晶体管 Q1 作为上拉驱动管。这样在输入端由高电平变为低电平时，Q1 导通，由 N4、Q1 同时提供电流，OUT 端电位迅速上升，当 OUT 端电位上升到 VDD－VBE 时，Q1 截止，N4 继续提供电流对负载电容充电，直到 OUT 端电压达到 VDD。

在 OUT 端为高电平期间，A 点电位会由于电容 Cboot 上的电荷泄漏等原因而下降。这会使得 B 点电位下降，N4 的导通性下降。同时由于同样的原因，OUT 端电位也会有所下降，使输出高平不能保持在 VDD。为了防止这种现象的出现，又增加了 PMOS 管 P5 作为上拉驱动管，用来补充 OUT 端 CL 的泄漏电荷，维持 OUT 端在整个导通周期内为高电平。

驱动电路上升沿分为了三个部分，分别对应三个上拉驱动管起主导作用的时期。1 阶段为 Q1、N4 共同作用，输出电压迅速抬升，2 阶段为 N4 起主导作，使输出电平达到 VDD，3 阶段为 P5 起主导作用，维持输出高电平为 VDD。而且还可以缩短上升时间，下降时间满足工作频率在兆赫兹级以上的要求。

Cboot 的最小值可以按照以下方法确定。在预充电周期内，电容 Cboot 上的电荷为 VDDCboot 。

在 A 点的寄生电容（计为 CA）上的电荷为 VDDCA。因此在预充电周期内，A 点的总电荷为 Q_{A1}=V_{DD}C_{boot}+V_{DD}C_{A}

B 点电位为 GND，因此在 B 点的寄生电容 Cpar 上的电荷为 0。

在自举升压周期，为了使 OUT 端电压达到 VDD，B 点电位最低为 VB＝VDD+Vthn。因此在 B 点的寄生电容 Cpar 上的电荷为 Q_{B}=(V_{DD}+V_{thn})Cpar

忽略 MOS 管 P4 源漏两端压降，此时 Cboot 上的电荷为 VthnCboot ，A 点寄生电容 CA 的电荷为（VDD+Vthn）CA。A 点的总电荷为 QA2=V_{thn}C_{BOOT}+(V_{DD}+V_{thn})C_{A}

同时根据电荷守恒又有：Q_{B}=Q_{A}-Q_{A2}

综合上面等式可得：C_{boot}=frac{V_{DD}+V_{thn}}{v_{DD}-v_{thn}}Cpar+frac{v_{thn}}{v_{DD}-v_{thn}}C_{A}=frac{V_{B}}{v_{DD}-v_{thn}}Cpar+frac{V_{thn}}{v_{DD}-v_{thn}}C_{A}

从上式中可以看出，Cboot 随输入电压变小而变大，并且随 B 点电压 VB 变大而变大。而 B 点电压直接影响 N4 的导通电阻，也就影响驱动电路的上升时间。因此在实际设计时，Cboot 的取值要大于上式的计算结果，这样可以提高 B 点电压，降低 N4 导通电阻，减小驱动电路的上升时间。

将上式重新整理后得：V_{B}=({V_{DD}-V_{thn})frac{C_{boot}}{Cpar}-V_{thn}frac{C_{A}}{Cpar}

从整理后可以看出在自举升压周期内， A、B 两点的寄生电容使得 B 点电位降低。在实际设计时为了得到合适的 B 点电位，除了增加 Cboot 大小外，要尽量减小 A、B 两点的寄生电容。在设计时，预充电 PMOS 管 P2 的尺寸尽可能的取小，以减小寄生电容 CA。而对于 B 点的寄生电容 Cpar 来说，主要是上拉驱动管 N4 的栅极寄生电容，MOS 管 P4、N3 的源漏极寄生电容只占一小部分。我们在前面的分析中忽略了 P4 的源漏电压，因此设计时就要尽量的加大 P4 的宽长比，使其在自举升压周期内的源漏电压很小可以忽略。但是 P4 的尺寸以不能太大，要保证 P4 的源极寄生电容远远小于上拉驱动管 N4 的栅极寄生电容。