1、DDR 系统的三种电源

对于电源电压,DDR SDRAM 系统要求三个电源,分别为 VDDQ、VTT 和 VREF。

 

A、主电源 VDD 和 VDDQ

主电源的要求是 VDDQ=VDD,VDDQ 是给 IO buffer 供电的电源,VDD 是给内核供电。但是一般的使用中都是把 VDDQ 和 VDD 合成一个电源使用。

有的芯片还有专门的 VDDL,是给 DLL 供电的,也和 VDD 使用同一电源即可。

电源设计时,需要考虑电压、电流是否满足要求。

电源的上电顺序和电源的上电时间,单调性等。

 

电源电压的要求一般在±5%以内。电流需要根据使用的不同芯片,及芯片个数等进行计算。由于 DDR 的电流一般都比较大,所以 PCB 设计时,如果有一个完整的电源平面铺到管脚上,是最理想的状态,并且在电源入口加大电容储能,每个管脚上加一个 100nF~10nF 的小电容滤波。

 

 

到了 DDR5,电压从 1.2V 将会变到 1.1V,下降了 8.3%,这是几代 DDR 总线以来下降比例最少的一次。说明电子技术的发展,对于低功耗的设计难度越来越大。这么低的电压,其抗干扰设计就会更加的难。对于电源完整性和信号完整性的设计要求就越来越严苛。

 

B、参考电源 Vref

参考电源 Vref 要求跟随 VDDQ,并且 Vref=VDDQ/2,所以可以使用电源芯片提供,也可以采用电阻分压的方式得到。由于 Vref 一般电流较小,在几个 mA~几十 mA 的数量级,所以用电阻分压的方式,即节约成本,又能在布局上比较灵活,放置的离 Vref 管脚比较近,紧密的跟随 VDDQ 电压,所以建议使用此种方式。需要注意分压用的电阻在 100Ω~10kΩ均可,需要使用 1%精度的电阻。Vref 参考电压的每个管脚上需要加 10nF 的电容滤波,并且每个分压电阻上也并联一个电容较好。

 

 

Vref 此处的电流并不大,通过分压,可以选择阻值稍大的电阻。所以需要靠近芯片放置,放置走线过长,被其他大电流信号干扰。

 

C、用于匹配的电压 VTT(Tracking Termination Voltage)

VDDQ 是一种高电流电源 DDR 芯片的内核、I/O 和存储器逻辑供电,而 Vref 是一种低电流、精确的参考电压,它在逻辑高电平(1)和逻辑低电平(0)之间提供一个阈值,以适应 I/O 电源电压的变化。通过提供一个适应电源电压的精确阈值,VREF 实现了比固定阈值和终端和驱动正常变化情况下更大的噪声裕度。

 

VTT 是改善信号质量,最常见的规格是 0.49 到 0.51 倍 VDDQ,VTT 为匹配电阻上拉到的电源,VTT=VDDQ/2。

 

DDR 的设计中,根据拓扑结构的不同,有的设计使用不到 VTT,如控制器带的 DDR 器件比较少的情况下。如果使用 VTT,则 VTT 的电流要求是比较大的,所以需要走线使用铜皮铺过去。并且 VTT 要求电源即可以吸电流,又可以灌电流才可以。一般情况下可以使用专门为 DDR 设计的产生 VTT 的电源芯片来满足要求。很多情况下,也采用上下拉电阻实现吸电流和灌电流的功能,即戴维南电路。

 


而且,每个拉到 VTT 的电阻旁一般放一个 10nF~100nF 的电容,整个 VTT 电路上需要有 uF 级大电容进行储能。

 

由于 VTT 电源必须在 1/2 VDDQ 提供和吸收电流,因此如果没有通过分流来允许电源吸收电流,那么就不能使用一个标准的开关电源。而且,由于连接到 VTT 的每条数据线都有较低的阻抗,因而电源就必须非常稳定。在这个电源中的任何噪声都会直接进入数据线。

 

 

VTT 被用来从 DDR 控制器 IC 中获取电压,给数据总线和地址总线提供电源,VTT 不直接应用在 DDR 器件上,而是在系统电源上(VTT 和终端电阻都被集成到 DDR CONTROLLER 上),因此不需要在电路图中额外标出。它的值通常设定大致等于 VREF 的值(在 VREF 上下 0.04V 浮动),并且随着 VREF 的变 化而变化。对于 DDR1 SDRAM 应用中的地址总线控制信号和数据总线信号都有端接电阻。需要一个没有任何的噪声或者电压变化的参考电压(VREF),用作 DDR SDRAM 输入接收器,VREF 也等于 1/2 VDDQ。VREF 的变化将会影响存储器的设置和保持时间。

 

2、为什么需要 VTT

为了符合 DDR 的要求并保证最优的性能,VTT 和 VREF 需要在电压、温度和噪声容限上进行严密的控制以便跟踪 1/2 VDDQ。

 

 

在实际电路中,对于 VREF 的电压采取电阻分压的方式取得,如下图所示:

 

 

其中电容为去耦电容。

 

DDR 颗粒的接收端比较特殊,它是一个差分放大器,其中的一个 PIN 脚连接 Vref 是固定,另一个 PIN 接在 DDR 控制器的发送端,发送端发送过来的信号,只要比 Vref 高,高过一定的门限,接受端就认为 1,只要比 Vref 低,低于一定的门限,接收端就认为 0。我们知道 DDR 的速率(电平的切换)是很快的,同时一个控制器会下挂很多颗粒,这就导致总线上的电流(电荷)来不及泄放和补充,这就需要将 VTT 在 VOUT 为高的时候,吸收电流,在 VOUT 为低的时候补充电流;

 

 

以 DDR2 为例,当 VOUT 为高电平的时候,VOUT=1V8,VTT=0V9,电流 b 向处于增加的趋势,当 VOUT 为 0,VTT=0V9,电流 a 向处于增加趋势;

 

一般 DDR VTT 的拓扑结构

 

 

3、VTT 电源工作原理

 

 

其中 VFB 为电压反馈端,SW 为电压输出端;

结合 DDR 拓扑图来看,当 VOUT 为低的时候,由于 a 方向的电流处于增大的趋势,电感 L 会产生临时反向电动势,来抑制电流变化,这样导致 VTT 电压变小,上管导通,来补偿这个电流,直至流经电感的电流等于新的电流;

当 VOUT 为高的时候,由于 b 方向的电流处于增大的趋势,电感 L 会产生临时的反向电动势,来抑制电流变化,这样导致 VTT 处的电源变大,进而导致 Vsense 变大,上管关闭,下管导通,吸收电流;

 

4、戴维南电路代替 VTT

 

 

在一些设计中,在使用 DDR 颗粒的情况下,已经基本全部不使用 VTT 电源,全部采用电阻上下拉的戴维南电路(用上下拉电阻替代 VTT 电源),只有在使用内存条的情况下才使用 VTT 电源。需要进行信号完整性仿真之后,确定上下拉电阻的阻值。这个阻值一般比较小,虽然降低了设计复杂度,但是增大了整个系统的功耗。

 

一般情况下,DDR 的数据线都是一驱一的拓扑结构,且 DDR2 和 DDR3 内部都有 ODT 做匹配,所以不需要拉到 VTT 做匹配即可得到较好的信号质量。DDR2 的地址和控制信号线如果是多负载的情况下,会有一驱多,并且内部没有 ODT,其拓扑结构为走 T 型的结构,所以常常需要使用 VTT 进行信号质量的匹配控制。DDR3 可以采用 Fly-by 方式走线。

 

 

4、VTT 电流预估

例如:VTT(0.6V)作为地址线 / 控制线(共 25 根)的上拉电源 ,上拉电阻 39.2 欧姆,最大电流计算公式:(0.6V/39.2)*25 = 0.38A。

 

最大电流就是所有信号同为高,或者同为低的时候,所有的信号线都是灌电流或者拉电流。如果有高有底,则会相互抵消,VTT 的输出电流没有那么大。