CEA-Leti 的两篇补充研究论文证实,该研究所的氮化镓(GaN)技术方法正在克服嵌入 MOS 栅极的先进 GaN 器件的架构和性能方面的挑战,并瞄准快速增长的全球电源市场 - 转换系统。

 

在 IEDM 2020 上发表的论文中,科学家们叙述了基于硅上氮化镓(GaN-on-Si)的高电子迁移率晶体管(HEMT)(称为 GaN-on-Si HEMT)的各种变化的实验。与硅相比,基于 GaN 的半导体既提高了功率转换器的性能,又提高了其可靠性,并且 AIGaN / GaN HEMT 已显示出有潜力替代基于 Si 或 SiC 的功率转换解决方案,从而在高功率和低噪声的高频应用中发挥作用。因此,对于许多最终用户应用,从智能手机到厨房电器和电动汽车,从电池装载器到 DC / DC 或 AC / DC 转换器,这种技术有望成为一种经济高效的电源转换解决方案。

 

综合考虑,这两篇论文提供了对在 IRT Nanoelec 框架下由 CEA-Leti 开发的 GaN MOS-c HEMT 的栅极堆叠的新颖理解。他们展示了 GaN MOS 叠层表征的复杂性,以及对报告和分析可靠参数值的专业知识的要求。这些论文中提出的工作也将有助于解决 GaN 器件中产生的有害影响以提高可靠性,这是 CEA-Leti 在工业转移过程中的主要任务之一。

 

“ Si 上 GaN 上的 E 型 MOSc-HEMT 中与碳有关的 pBTI 降解机理”

本文研究了正向偏置偏压(pBTI)效应的发生机理,该效应在晶体管栅极正向偏置时发生,以确定这种效应的根本原因并将其最小化。

 

该论文的作者 Aby-GaëlViey 说:“我们证明,在正的栅极应力下,电压阈值(Vth)的不稳定性是由两个陷阱陷阱引起的。” “第一个与栅极氧化物的缺陷有关,这是一种已知的效应,第二个与栅极界面的 GaN 中氮原子中碳原子的存在有关,这是一个发现,因此证实了 IEDM 上提出的结论。 ”

 

通常,在 BTI 是常见可靠性测试的 MOS 技术(例如基于 Si / SiGe / Ge 的 CMOS 技术)中,Vth 不稳定性的根本原因与氧化物缺陷有关,氧化物缺陷可由电子或空穴根据器件类型进行充电或放电(n / p-MOS)和偏置极性。就 GaN MOS-c HEMT 而言,在晶体管下方生长的外延结构非常复杂,并且远非均匀。

 

这项研究还证实了 CEA-Leti 在 IEDM 2019 论文中报告的工作结论,该结论表明 GaN-in-N [CN]中的碳通常被引入作为深受体以产生用于击穿的半绝缘 GaN 层 - 电压管理,负责部分 BTI 不稳定以及常见的氧化物陷阱充电。因此,外延结构是减少和最小化 GaN 功率器件中的不稳定性的重大关注。

 

“此外,我们最近的工作表明,可以高精度地准确建模和预测这些阈值电压不稳定性,” Viey 补充说。“实际上,已知的捕获发射时间(CET)图模型用于确认两个陷阱阱的存在并预测在一定的闸极 / 温度应力条件下 pBTI 的降解(Vth 漂移)。”

 

“硅基 GaN MOS-c HEMT 中界面陷阱密度(Dit)提取的新颖见解”

这项研究旨在表征氧化物 / GaN 界面的电气质量,以了解 CEA-Leti 栅堆叠的界面陷阱密度是否是 GaN-on-Si MOS-c HEMT 的主要阈值电压(Vth)贡献者,并确认该研究所的解决方案的性能是在 10 年的研发过程中开发出来的。

 

滴定提取可提取在氧化物 / 半导体界面处具有电活性的界面缺陷的密度,以及其在能量方面随半导体带隙的分布。这很重要,因为 Vth 直接与易于调整的物理参数(例如金属栅极功函数和半导体的掺杂)以及某些与缺陷相关的参数(例如氧化物和界面态密度中的固定或移动电荷)直接相关。如果未正确钝化和处理界面,此密度会极大地影响 Vth。

 

就 GaN MOS-c HEMT 而言,在氧化物沉积之前对 GaN 进行干法刻蚀,而这一积极的工艺步骤可能会对未来的氧化物 / GaN 界面产生巨大影响。因此,开发和优化基于 MOS 的 GaN 功率器件需要具有准确可靠的接口表征技术。该论文的作者威廉·范登达勒说:“对于其他行业或研究人员,这种方法将有助于评估界面陷阱的密度。”

 

Vandendaele 表示,CEA-Leti 研究人员的下一步工作是扩大团队对 GaN MOSc HEMT 的栅堆叠优化的了解,以最大程度地降低 Dit 值,并将最佳的产品,工艺和表征方法学转移给 IRT PowerGan 研究所的工业合作伙伴。 。

 

CEA-Leti 将通过对外延,器件,无源元件,共集成和系统架构的进一步研究来追求其 GaN 路线图,从而开发出 GaN 技术,该技术允许以 MHz 为单位的开关频率和 10 倍于硅的功率密度 - 全部使用标准 CMOS 工艺可降低成本。

 

IRT Nanoelec 框架已完成了部分工作。