01、半导体发展对先进封装的需求

 

在半导体发展历史上,有一条著名的摩尔定律,即1965年,英特尔创始人之一的戈登•摩尔(Gordon Moore)提出的:

在价格保持不变的情况下,一个标准面积的集成电路上,可容纳的晶体管数目每两年便会增加一倍,同时性能也提升一倍。

 

这条定律在过去的50年中,一直伴随着半导体行业快速成长,成为了预测行业发展的金标准。

 

但是近年来随着半导体制程工艺的不断缩减,降低晶体管尺寸对于工艺能力的挑战急剧升高,20nm节点以下,每一代制程更新都需要结构、材料和工艺上的创新。而随着制程不断微缩,对这些创新的投资金额也越来越大,能在先进工艺节点上持续投资的企业越来越少。

 

2018年8月,联电宣布放弃12nm以下的先进工艺,随后位列全球代工晶圆第二的格罗方德(格芯)宣布放弃7nm工艺开发,而在2020年7月,英特尔也表示,7nm工艺的量产也要推迟近一年。目前据公开报道,台积电在5nm工艺节点投入的开发费用高达250亿美元。如此高昂的投资,公司和投资方都会承受巨大的风险,这一切预示着单靠芯片制造端来延续摩尔定理已越来越困难,半导体产业逐步走进后摩尔时代。

 

为了进一步延续摩尔定律,Chip-Let异构集成封装成为了芯片制程受到制约后延续摩尔定律的最有效选择。

 

Chip-Let异构集成方案即将多颗不同制程芯片组合成为一个整体,可以在高性能的部分采用昂贵的高阶制程芯片而其它部分仍然采用较为经济的低阶制程芯片,因此不但可以降低工艺成本,还可以有效利用现有的标准化芯片降低设计成本。但要将这些芯片集合在同一个封装模块里面,并同时满足高密度、高带宽、低延迟、低功耗等性能,对封装技术提出了很高的要求。传统上将多颗芯片封装在同一基板连接在一起的MCM方案,由于基板工艺限制,存在布线密度不足,信号传输延迟高等多方面的问题,达不到运算类产品日益提升的高频高速需求,为满足高端产品需求,必须要进一步提高布线密度,缩短信号传输距离。因而高密度扇出式(Fan-Out)封装应运而生。

 

随着高性能AI、GPU、CPU等高端应用市场需求要求越来越高,扇出式封装成为了各大封装公司重点发展的热门方向。

 

图1 2019-2025扇出封装市场预测(From Yole Development)

 

行业知名市场研究与战略咨询公司Yole预测,在未来几年,全球扇出式(Fan-Out)封装将迎来一波快速发展行情,市场年增长率将高达15.9%,CPU、GPU、AP、AI等高端芯片是扇出式封装的主要增长点。

 

02、什么是扇出式封装

 

芯片级扇出式封装Fan-Out Package是2004年由英飞凌(Infineon)公司在编号为U.S.Pat. 6,727,576B2专利中首次提出的一种封装技术。

 

图2 英飞凌公司Fan-Out结构专利(From U.S.Pat 6,727,576B2)

 

其结构原理如图2所示,将切割完的芯片贴在临时载片上,通过塑封(Mold)重构芯片,并利用再布线(RDL)技术,将芯片表面I/O通过RDL“扇出”到更大面积的外延面上,从而增加更多的I/O输出,实现与基板线路的匹配连接。传统的方法在一块基板上进行多芯片合封(如图3所示)。

 

由于受到基板制作工艺的限制,基板上的设计布线间距一般只能达到10um,即使采用最先进的基板制造技术,目前也只能达到7um,而使用RDL布线技术的Fan-Out封装,布线间距可以达到2um,这大大的提高了I/O密度,缩短芯片间信号传输距离,信号延迟,信号干扰等得到显著降低,从而满足高性能产品需要求。

 

图3 传统多芯片合封和2.5D Fan-Out结构比较