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摩尔定律，戈登·摩尔根据自己的经验在半导体领域做的一个预言：“在最小成本的前提下，集成电路所含有的元件数量大约每年便能增加一倍。
近年来该定律似乎已经逐渐失效了，疯狂的制程提升似乎已经降温下来，半导体产业链上下游厂商已经找到了另外一条发展之路，那就是先进封装。
要想在拇指大小的芯片上放入更多的晶体管，提高密度，这件事情变得越来越困难。一方面是成本问题，目前全球有能力建造7nm以下的晶圆制造厂只有台积电、三星、英特尔，而且一座先进晶圆厂的造价需要百亿美元以上。另一方面是技术难题，随着芯片尺寸的微缩，短道沟效应导致的漏电、发热和功耗严重问题一直困扰着芯片制程的继续微缩。
摩尔定律仍然在持续，可是在制程接近1nm的情况下，晶体管的增长量是有限的，而且单位制程的提升的成本也越来越高，业界对于制程提升的追求热情也降低，归根到底还是背后成本的投入和利润的获得差距逐渐增大，不符合经济规律。
因此在这一背景下，在摩尔定律之外，半导体则是尝试更多途径来继续推动行业的发展，当中先进封装技术则成为重要手段之一。
封装（Package），是把集成电路装配为芯片最终产品的过程，简单地说，就是把铸造厂生产出来的集成电路裸片（Die）放在一块起到承载作用的基板上，把管脚引出来，然后固定包装成为一个整体。它主要要三个作用：通过特殊材料保护脆弱的芯片、将芯片电子功能部分与外界互连以及物理尺度兼容。
随着全球半导体行业景气度不断提高，封测行业也迎来较好的表现。2020年全球主要半导体OSAT的封测业务营收均实现增长。
根据CINNO Research数据预测，至2023年，全球先进封装市场中大陆TOP4 OSAT的先进封装市场份额预计缓增至27%，国产先进封装技术替代不断加速。
先进封装技术主要包括倒装芯片封装(FC)、扇出型封装(Fan-out)、晶圆级封装(WLP)、系统级封装(SiP) 和三维(3D)封装等非焊线形式，在提升芯片性能方面展现巨大优势，是延续摩尔定律的重要技术发展方向。
以SIP系统级封装为例，其是由多个chiplet模块拼接而成，这样不仅令以往不可分割的SoC芯片具有更大的灵活性，而且也能提高该SIP封装芯片的良率，最后可以实现异质异构。
除了chiplet技术以外，3D晶圆级封装也是近年来产业界先进封装技术的发展方向。3D晶圆级封装是指在不改变封装体尺寸的前提下，在同一个封装体内于垂直方向叠放两个以上芯片的封装技术，相较于传统的2D电路的平面集成方式，它的集成度要更高，同等空间内可以集成更多芯片。
先进封装已经朝着精细化的方向发展，虽然其并没有以往晶圆级别的密度，但是不同chiplet模块之间的封装是需要面对诸如密封，散热，绝缘等挑战，而且也需要更精密的光刻设备与相关的光刻胶材料。
目前高密度扇出型封装技术正在寻求突破1µm线宽/间距（line/space）限制，拥有这些关键尺寸（critical dimension，CD），扇出型技术将提供更好的性能，但是要达到并突破1µm的壁垒，还面临着制造和成本的挑战。
重布线层（Redistribution Layer，RDL）是扇出型封装的关键部分。RDL是在晶圆表面沉积金属层和介质层并形成相应的金属布线图形，来对芯片的I/O端口进行重新布局，将其布置到新的、节距占位可更为宽松的区域。RDL采用线宽（line）和间距（space）来度量，线宽和间距分别是指金属布线的宽度和它们之间的距离。
扇出型技术可分成两类：低密度和高密度。低密度扇出型封装由大于8μm的line/space（8-8μm）的RDL组成。高密度扇出型封装有多层RDL，CD在8-8μm及以下，主要应用于服务器和智能手机。一般来说，5-5μm是主流的高密度技术。
行业上掌握突破1µm线宽/间距的封装技术很少，当中关键的光刻胶材料仍然掌握在日本公司手上。据了解，JSR正型封装用光刻胶在5µm厚度的膜上可以做到0.9µm线宽/间距，仍然在业界领先。
台积电、英特尔、AMD、日月光等主要芯片设计、制造、封装厂商均已经逐渐应用上先进封装技术，其必然会成为未来驱动芯片行业发展的一大力量。
先进封装正朝着具有更精细布线层的复杂结构发展，其必然会受到光刻设备和材料的影响，如何从中去获得精度良率的提升，同时也能把成本不断降低，成为其发展所需面对的挑战。
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