74LS192是同步十进制可逆计数器,它具有双时钟输入,并具有清除和置数等功能。

74LS192 中文资料

74LS192为可预置的十进制同步加 / 减计数器,共有 54192/74192,54LS192/74LS192 两种线路结构形式。其主要电特性的典型值如下:

 

74LS192 中文资料

 

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(图片来源于网络)

 

74LS192是双时钟方式的十进制可逆计数器。(bcd,二进制)。

  (1)CPU 为加计数时钟输入端,CPD 为减计数时钟输入端。

  (2)LD 为预置输入控制端,异步预置。

  (3)CR 为复位输入端,高电平有效,异步清除。

  (4)CO 为进位输出:1001 状态后负脉冲输出。

  (5)BO 为借位输出:0000 状态后负脉冲输出。

 

引脚图及功能

74LS192 引脚图:

 

引脚图及功能

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74LS192 功能表:

 

引脚图及功能

(图片来源于网络)

 

工作原理

·CPU 为加计数时钟输入端,CPD 为减计数时钟输入端。    

·LD 为预置输入控制端,异步预置。

·CR 为复位输入端,高电平有效,异步清除。

·CO 为进位输出:1001 状态后负脉冲输出,  

·BO 为借位输出:0000 状态后负脉冲输出。

 

内部结构

 

内部结构

(图片来源于网络)

 

作用和用途

74LS 应用电路:

 

作用和用途

(图片来源于网络)

 

本电路复杂程度为 55 个等效门。本电路通过同时触发所有触发器而提供同步操作,以便在使用控制逻辑结构时,输出端的变化可相互重合。

 

本工作方式避免了一般用异步(行波时钟)计数器所带来的计数输出的尖峰脉冲。四个主从触发器的输出端,由两计数(时钟)输入之一的“低”到“高”电平的过渡而被触发。计数方向在其它计数输入端为“高”时,由脉冲的计数输入端所定。本电路为全可编程的,当置数输入为“低”时,把所希望的数据送入数据输入端上,来把每个输出端预置到两电平之一。输出将符合独立于计数脉冲的数据输入的改变。

 

该特点可使电路以预置输入而简单地更改计数长度,用作 N 模数分频器(除法器)。清零输入在加高电平时,迫使所有输出端为低电平。清零功能独立于计数输入和置数输入。清零、计数和置数等输入端都是缓冲过的,它降低了驱动的要求,这就可减少为长字所要求的时钟驱动器数等等。本电路都设计成可被直接级联而勿需外接电路。借位和进位两输出端可级联递增计数和递减计数两功能。借位输出在计数器下谥时,产生宽度等于递减计数输入的脉冲;同样,进位输出在计数器上谥时,产生宽度等于递加计数输入的脉冲。