加州山景城 2019 年 9 月 18 日 / 美通社 / --

 

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完整的 Designware CXL IP 核解决方案建立在新思科技硅验证 PCI Express 5.0 IP 的基础上,降低了设备和主机应用的集成风险


512 位 CXL 控制器支持高效 x16 链路,以获得最大带宽和极低延迟


硅验证的 32 GT/s PHY 允许在长距离应用中 PVT 变化范围内有超过 36 分贝的信道损耗


符合 CXL 标准的 VC 验证 IP 可验证所有链路配置(最多 16 通道和 32 GT/s 数据速率)的 I/O、内存访问和一致性协议功能


新思科技 CXL 控制器、PHY 和验证 IP 解决方案符合 CXL 1.1 规范,支持所有必需的 CXL 协议和设备类型


新思科技(Synopsys, Inc.,纳斯达克股票代码:SNPS)近日宣布推出其用于人工智能、内存扩展和高端云计算芯片的完整 DesignWare® Compute Express Link (CXL) IP 核解决方案,其中包含控制器、PHY 和验证 IP 核。CXL 协议支持芯片与通用加速器、内存扩展器和智能 I/O 设备之间的低延迟数据通信,这些设备需要用于数据密集型工作负载的高性能异构计算。新思科技 Designware CXL IP 核解决方案符合 CXL 1.1 规范,并支持所有三种 CXL 协议(cxl.io、cxl.cache、cxl.mem)和设备类型,满足特定应用要求。CXL IP 是核在新思科技用于 PCI Express 5.0 的 DesignWare IP 核基础上构建而成,已被所有关键市场细分领域的十几家领先半导体公司所采用,并已证明与生态系统中的一系列产品具有良好的互操作性。

 

英特尔研究员、英特尔 I/O 技术与标准主管 Debendra Das Sharma 博士表示:“Compute Express Link 是新一代异构计算架构的关键促成因素,在这些架构中,CPU 和加速器配合使用以提供最先进的解决方案。在新思科技等领先 IP 核提供商的支持下,我们正在开发一个有望让整个行业受益的稳定、创新型 CXL 生态系统。”

 

新思科技 Designware CXL 控制器可帮助设计师实现 1GHz 的时序收敛,并提供一个强大的 512 位架构,支持 X16 链路以获得最大的 CXL 带宽。此外,CXL 控制器还提供可靠性、可用性和可维护性(RAS)功能,有助于维护数据可靠性,同时可成功调试和解决链接问题。32 GT/s PHY 允许具有挑战性的长距离应用在功率、电压和温度(PVT)变化范围内出现超过 36 分贝(dB)的信道损耗。符合 CXL 标准的 VC 验证 IP 核使用内置序列、检查,以及所有链路配置(最多 16 个信道和 32 GT/s 数据速率)的覆盖,来验证 i/o、内存访问和一致性协议功能。符合 CXL 标准的 SystemVerilog 测试套件可加快验证收敛,并作为源代码提供。  

 

新思科技解决方案事业部营销副总裁 John Koeter 表示:“作为接口 IP 核领域的领导者,新思科技一直站在为新一代互连(如 CXL)开发 IP 核解决方案的前沿,以帮助设计人员将必要的功能整合进他们的芯片中。利用在 PCI Express 5.0 方面的专业知识,我们将完整的 DesignWare CXL IP 核解决方案推向市场,使设计人员能够满足其芯片的内存一致性和快速数据连接要求,同时降低相关风险。”

 

上市和资源

新思科技符合 CXL 标准的 PHY IP 目前可用于 16 纳米、10 纳米和 7 纳米 FINFET 工艺。CXL 控制器和符合 CXL 标准的 VC 验证 IP 核现已推出。

 

详情请访问 DesignWare CXL IP 核和验证 IP 核网页。