本系列 第一部分 介绍了锁相环(PLL),说明了其基本架构和工作原理。另外举例说明了 PLL通信系统中的用途。在 第二部分 中,我们详细考察了相位噪声、参考杂散、输出漏电流等关键性能规格,还考虑了它们对系统性能的影响。在本部分中,我们将考察 PLL 频率合成器的主要构建模块。我们还将比较整数 N 和小数 N 架构。最后将总结市场上现有的 VCO,同时列出 ADI 的现有频率合成器系列。

 

PLL 频率合成器基本构建模块

PLL 频率合成器可以从多个基本构建模块的角度来考察。我们在前面已经提到过这个问题,下面将更加详细地进行探讨:

    

鉴频鉴相器(PFD)
    

参考计数器(R)
    

反馈计数器(N)

 

鉴频鉴相器(PFD)

频率合成器的核心是鉴相器,也称鉴频鉴相器。在鉴相器中,将比较参考频率信号与从 VCO 输出端反馈回来的信号,结果得到的误差信号用于驱动环路滤波器和 VCO。在数字 PLL (DPLL)中,鉴相器或鉴频鉴相器是一个逻辑元件。三种最常用的实现方法为:

    

异或(EXOR)栅极
    

J-K 触发器
    

数字鉴频鉴相器

 

这里,我们只考虑 PFD,这也是 ADF4110 和 ADF4210 频率合成器系列中使用的元件,因为与 EXOR 栅极和 J-K 触发器不同,处于解锁状态时,其输出为频差以及两个输入间相差的函数。

 

图 1 所示为 PFD 的一种实现方案,该类器件基本上由两个 D 型触发器组成。一路 Q 输出使能正电流源,另一路 Q 输出则使能负电流源。假设本设计中 D 型触发器由正边沿触发,则状态为(Q1, Q2):

 

11–两个输出均为高电平,由反馈至触发器上 CLR 引脚的 AND 栅极(U3)禁用。

 

00–P1 和 N1 均关闭,输出 OUT 实际处于高阻抗状态。

 

10–P1 开启,N1 关闭,输出位于 V+。

 

01–P1 关闭,N1 开启,输出位于 V–。

 

图 1. 运用 D 型触发器的典型 PFD。


现在考虑系统失锁且+IN 处的频率远高于–IN 处的频率时电路的性能表现,如图 2 所示。

 

图 2. PFD 波形(锁频和锁相均解除)。


由于+IN 处的频率远高于–IN 处的频率,因此输出多数时间处于高电平状态。+IN 上的第一个上升沿会发送输出高电平,并且这种情况会一直持续到–IN 上出现第一个上升沿。在实际的系统中,这就意味着输出及 VCO 的输入会被进一步拉高,进而造成–IN 处的频率增加。这恰恰是期望达到的效果。

 

如果+IN 处的频率远低于–IN 处的,则会出现相反效果。 OUT 处的输出多数时间处于低电平状态。这会在负方向上驱动 VCO,并再次使得–IN 处的频率更加接近+IN 处的频率,从而达到锁定条件。图 3 显示了输入处于锁频和接近锁相条件时的波形。

 

图 3. PFD 波形(锁频,但相位锁定解除)。


由于+IN 领先于–IN,因此输出为一系列正电流脉冲。 这些脉 冲往往会驱动 VCO,使得–IN 信号变得与+IN 信号相位对齐。

 

发生这种情况时,如果 U3 和 U1 及 U2 的 CLR 输入端之间没有任何延迟元件,那么输出可能会进入高阻抗模式,从而既不会生成正电流脉冲,也不会生成负电流脉冲。这并不是一种很好的状况。VCO 会发生漂移,直到造成显著的相位误差并再次开始生成正电流脉冲或负电流脉冲。这种循环会持续相当长的一段时间,其影响是电荷泵的输出会被某个信号(PFD 输入参考频率的次谐波)调制。由于这可能是一种低频信号,因此无法通过环路滤波器进行衰减,从而会导致 VCO 输出频谱中出现非常明显的杂散,该现象称为"间隙"效应。通过在 U3 的输出端和 U1 及 U2 的 CLR 输入端之间添加延迟元件,可以确保不会发生这种情况。添加延迟元件后,即使+IN 和–IN 相位完全对齐时,电荷泵输出端仍会生成电流脉冲。该延迟的持续时间等于在 U3 输出处插入的延迟,称为反冲防回差脉冲宽度。

 

参考计数器

在传统的整数 N 分频频率合成器中,输出频率的分辨率由施加于鉴相器的参考频率决定。因此,举例来说,如果需要 200 kHz 间距(如 GSM 电话中),那么参考频率必须为 200 kHz。但是,获取稳定的 200 kHz 频率源并不容易。一种合理的做法是采用基于晶振的良好高频源并对其进行分频。例如,从 10 MHz 频率基准开始并进行 50 分频,就可以得到所需的频率间隔。这种方法如图 4 所示。

 

图 4. 在 PLL 频率合成器中使用参考计数器。


反馈计数器 N

N 计数器也称为 N 分频器,是用于设置 PLL 中输入频率和输出频率之间关系的可编程元件。N 计数器的复杂性逐年增长。除简单的 N 计数器之外,经过发展,后来还包括"预分频器",后者可具有"双模"。

 

这种结构已经发展成为下列情况下固有问题的一种解决方案:需要超高频输出时使用基本 N 分频结构来反馈至鉴相器。例如,我们假设需要一个间距为 10 Hz 的 900 MHz 输出。可以使用 10 MHz 参考频率并将 R 分频器设为 1000。然后,反馈中的 N 值必须为 90,000。这意味着,至少需要一个能够处理 900 MHz 输入频率的 17 位计数器。

 

为处理此范围,需要考虑在可编程计数器之前加上一个固定计数器元件,以便将超高输入频率拉低至标准 CMOS 的工作频率范围内。该计数器称为预分频器,如图 5 所示。

 

图 5. 基本预分频器。


然而,使用标准的预分频器会导致其他并发症。现在,系统分辨率降低(F1 × P)。可通过使用双模预分频器来解决这个问题(图 6)。这种方法可以享有标准预分频器种种优势,又不会牺牲系统分辨率。双模预分频器是一种可通过外部控制信号将分频比从一个值切换为另一个值的计数器,通过使用带有 A 和 B 计数器的双模预分频器,仍可以保持 F1 的输出分辨率。 不过,必须满足下列条件:

 

图 6. 双模预分频器。


如果两个计数器未超时,其输出信号都为高电平。


当 B 计数器超时时,其输出变为低电平,并立即将两个计 数器加载至其预设值。


加载到 B 计数器的值必须始终大于加载到 A 计数器的值。


假设 B 计数器刚发生超时并且两个计数器均已经重新加载值 A 和 B。我们来看看再次达到相同状态所需的 VCO 周期数。

 

只要 A 计数器未超时,预分频器即会以 P + 1 进行分频。因此,每次预分频器计数达到(P + 1)个 VCO 周期时,A 和 B 计数器都 会递减 1。这意味着,A 计数器会在((P + 1) × A)个 VCO 周期后超时。然后,预分频器会切换至 P 分频。也可以说,此时 B 计 数器还有(B – A)个周期才会超时。所需时间为:((B – A) × P)。现在,系统会返回到刚开始的初始条件。

 

所需的 VCO 周期总数为:

 


在使用双模预分频器时,必须考虑 N 的最低值和最高值。这里,我们真正想要的是可以按离散整数步长更改 N 的范围。考虑表达式 N = A + BP。为确保 N 有连续的整数间距,A 必须在 0 至(P – 1)之间。这样,每当 B 递增时,就有充足的分辨率来填充 BP 和(B + 1)P 之间的所有整数值。就如我们针对双模预分频器提到的那样,B 必须大于或等于 A,双模预分频器才能正常工作。基于此,我们可以说,若要按离散整数步长递增,最小分频比为:

 


N 的最高值来自

 


本例中, Amax and Bmax 仅仅取决于 A 和 B 计数器的大小。

 

接下来,我们将给出一个采用 ADF4111 的例子。


我们假设,通过编程将预分频器的分频比设为 32/33。


A 计数器: 6 位意味着,A 可能为 26 - 1 = 63


B 计数器: 13 位意味着,B 可能为 213 - 1 = 8191

 

 

ADF4110 系列

前面几节讨论的构建模块在来自 ADI 公司的新型整数 N 频率合成器系列中均有使用。ADF4110 系列频率合成器由单个器件构成,ADF4210 系列由双通道版本构成。ADF4110 的框图如下所示。其中含有上面描述的参考计数器、双模预分频器、N 计数器和 PFD 模块。

 

图 7. ADF4110 系列的框图。


小数 N 频率合成器 s*

*笔者借此机会向麦格劳 - 希尔公司(e McGraw-Hill Companies)表示谢意,感 谢其许可使用本节第 4 条参考文献中提到的版权材料。

 

许多新兴无线通信系统都要求本振(LO)具有更快的切换能力和更低相位噪声。整数 N 频率合成器要求参考频率等于通道间距。该值可能非常低,意味着高 N。该高 N 会产生相应较高的相位噪声。低参考频率会限制 PLL 锁定时间。小数 N 合成是在 PLL 中同时实现低相位噪声和快速锁定时间的一种方式。

 

这种技术最初出现在 20 世纪 70 年代初。早期工作主要由惠普公司和 Racal 公司完成。该技术最初称为"digiphase",但后来被广泛称为小数 N。

 

在标准频率合成器中,只能用一个整数除以 RF 信号。这就需要使用一个相对较低的参考频率(取决于系统通道间距),并在反馈中导致高 N 值。这两个事实都对系统建立时间和系统相位噪声有着重要影响。低参考频率意味着较长的建立时间,高 N 值意味着较大的相位噪声。

 

如果反馈中可能出现除数为小数的情况,则可以使用较高的参考频率,同时实现通道间距目标。小数越小,则意味着相位噪声越低。

 

事实上,通过交替除以两个整数,可以实现在较长时间内用小数除(通过先后除以 2 和 3 可以除以 2.5)。

 

那么,如何除以 X 或(X + 1)(假设小数在这两个值之间)? 数值的小数部分可以按参考频率速率累加。

 

图 8. 小数 N 频率合成器。


The diagram of Figure 9 shows the timing of the Fractional-N system described in Figure 8. For the purpose of this example, we have assumed a divide ratio of 4.6.

 

The signal FOUT shows 46 cycles during the time that FREF is executing 10 cycles. During the time that FREF generates its first cycle, the N counter is required to divide by 4.6. Of course, this is not possible. It divides by 4. Thus, in the first cycle, 0.6 pulses are "missing" from the counter output. This is memorized in the system using an accumulator. The accumulator uses the same code as the F Register. At the beginning of each reference cycle, the accumulator adds the F Register contents to its previously accumulated value. Thus, starting at time 0, the accumulator will keep track of the "missing" pulse fractions.

 

In the second reference cycle, the N counter will again divide by 4. The accumulator will now add 0.6 to the 0.6 accumulated from the first Reference Cycle. This gives a value of 1.2 in the accumulator but, since it can only store values less than 1, an overflow will be generated and 0.2 kept as the accumulator contents.

 

The overflow is used to activate the pulse removing circuit. Thus, the next pulse generated by the VCO is removed from the input to the N counter. This pulse removal has the same effect as dividing by 5 instead of 4. As shown in the diagram, the accumulator again overflows in the 4th, 5th, 7th, 9th and 10th cycles. So, in a series of 10 reference cycles there are six overflows yielding a total count of (4 × 4) + (6 × 5) = 46. This is exactly what was wanted.

 

Figure 9


VCO 制造商小结

在过去 5 年中,随着无线通信的爆炸式增长,对频率合成器、VCO 等产品的需求也出现了大幅增长。有意思的是,到目前为止,为市场提供服务的制造商分为泾渭分明的两个阵营。以下列出了 VCO 领域的部分制造商。列表并未穷尽所有制造商,只是让读者获得对一些主要参与者的认识。

 

VCOs

 

 

ADI 频率合成器系列

下表列出了 ADF4xxx 频率合成器系列的未来成员,其中包括 单通道和双通道器件,以及整数 N 和小数 N 器件。

 

ADI PLL Selection Guide - February 2002

 

 


参考电路

Mini-Circuits 公司,VCO 设计师手册,1996 年。


L.W. Couch,数字与模拟通信系统,Macmillan Publishing Company,New York,1990 年。


P. Vizmuller,RF 设计指南,Artech House,1995 年。


R.L. Best,Phase Locked Loops: 锁相环:设计、仿真与应用,第 3 版,McGraw-Hill,1997 年。