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代工大佬台积电每年都会为其客户们举办两次大型活动 - 春季的技术研讨会和秋季的开放创新平台（OIP）生态系统论坛。春季会议主要提供台积电在以下几个方面的最新进展：
（先进）硅工艺开发现状；
设计支持和 EDA 参考流程资格；
（基础、内存和接口）IP 可用性；
先进封装；
制造能力和投资活动。
OIP 论坛则简要介绍自春季技术研讨会以来台积电在上述主题上的最新情况，并给 EDA 供应商、IP 供应商和最终客户提供一个机会，以展示他们分别（以及和台积电合作）在解决先进工艺节点需求和挑战方面的进展。本文总结了最近在加利福尼亚州圣克拉拉举行的台积电第 10 届年度 OIP 论坛的十大亮点。
（10）EDA 合作伙伴和 IP 供应商的早期参与模式
台积电提供了一份极具说服力的图表，展示了 IP 供应商参与模式近年来的变化，以及由此导致的新客户流片（NTO）工艺导入的加速。
台积电北美公司总裁 David Keller 表示，采用台积电先进工艺的客户现在可以在 PDK v0.1 阶段就参与进来，享有“更精细调整”和“改进设计以及优化工艺”的机会。
这种方式可以使得客户在 PDK v1.0 阶段的工艺认证时间缩短一半，也更接近工艺节点进入生产阶段的时间表。当然它的风险在于，早期采用者必须非常擅长进行评估，以及随着 PDK 数据从 v0.1 到 v1.0 的日益成熟而快速更改设计。尽管有风险，客户依然对台积电改变其参与模式和进行资源投资以加速发布高级工艺设计支持表示了赞赏。
（9）台积电、EDA 供应商和云服务
OIP 论坛展示了在支持将设计流程转换成云计算服务方面的多项进展，包括最终客户流片示例、云提供商能力介绍、为云资源提供“店面”的 EDA 供应商（Cadence、Synopsys）。数据安全方面显然取得了重大进展：
台积电支持与其 PDK 和 IP 数据相关的产品的安全性。探讨了用于不同 EDA 流程，采用单线程、多线程和分布式运算场景的服务器内核、内存和存储类型。
当然还有其他重点领域：
加速云项目“启动”任务；
优化数据通信要求（和相关带宽），以便在客户的主机环境和云服务之间传输设计数据和流程结果；
针对特定 EDA 流程优化分配的云计算 / 内存资源（与吞吐量相比）。
Microsoft Azure 小组的演示文稿将这种方式称为“云原生”和“天生在云”的 EDA 流程开发。
在本地部署和云端执行之间分配和管理客户的 EDA 软件许可证。
云店面不仅支持在客户私有云中托管的专用许可证服务器，也可以通过 VPN 与本地许可证服务器通信。
有媒体提出了他们关注的主要问题：
“云资产保护的保险业政策尚不清楚。”
“我正在寻求与 EDA 供应商签订新的、更灵活的软件许可证分配业务条款。云可以帮助我为尖峰工作负载快速分配计算服务器，但我仍需要完整的（昂贵的）EDA 许可证。我需要被说服将项目迁移到云计算的投资回报率是巨大的。”
（8）N22ULP / N22ULL
N22 是在 N28 节点上进行工艺尺寸缩减的“半节点”。（即 N28 设计直接进行光学布局缩减即可）
所有 22ULP 的设计套件和基础 IP 都已准备就绪，2018 年第四季度可提供完整的接口 IP。22ULP 的嵌入式 DRAM IP 也将于 19 年 6 月问世。（请注意，客户仍然对嵌入式 DRAM 抱有强烈兴趣。）
台积电正在集中精力开发用于低漏电应用的 22ULL 工艺，研究重点包括平面器件 Vt（Ion 与 Ioff）选项、低 VDD（例如，对于 22ULL，标称 VDD = 0.6V）时的模型开发和 IP 特性。可使用该工艺生产低泄漏（EHVT）器件。22ULL 目标器件包括基于低功耗微控制器的 SoC 设计，以及支持蓝牙低功耗（BLE）接口的芯片，对 IoT 边缘设备来说这些芯片都很常见。
台积电将 22ULL的启用分成两个阶段进行，现在已经推出适用于 0.8V/0.9V VDD 的 v1.0 设计套件，2019 年 6 月将提供 0.6VVDD PDK 和 IP 支持。需要注意的是，22ULL中的 SRAM 设计将采用双电源供电，内部阵列采用 0.8V（由位单元 VDD_min 驱动），外围电路为 0.6V。
（7）封装
台积电提供的各种封装技术依然夺人耳目。从高端客户需求（比如 CoWoS）到低成本集成（比如集成式扇出、或者 InFO 晶圆级扇出分布），台积电实现了各种独特的封装技术覆盖。简而言之，在 OIP 生态系统论坛上展示的先进封装技术包括：
晶圆级芯片规模封装（WLCSP）集成
论坛展示了一个粘合到 CMOS 硅片上的 MEMS 传感器（带帽）的样例：
基板上的 InFO
InFO 和 BGA 设计的混合体，其中多个 InFO 连接到基板载体上；2/2um W/S 在硅片之间互联；40um 微凸块 I/O 间距。
基板上的 InFO 和内存
和基板上的 InFO 类似，一个 HBM 内存硅片堆叠到临近的硅片上。
CoWoS 增强
C4 凸块间距和掩模版尺寸（拼接）功能将在 2019 年实现突破和增强。
集成片上系统（SoIC）
利用硅通孔实现多个硅片的 3D 垂直堆叠；2019 年第一季度在 EDA 流程中实现设计支持（例如 TSV 感知物理设计、硅片间 DRC/LVS、基于 3D 耦合的提取、完整的 SI/PI 分析。）。
（6）N7 和 N7+的状态
从 N7 节点的生产到 N7+（4 层 EUV）产品的过渡正在有序进行。N7+的所有 EDA 参考流程已经完全验证通过，并且 PDK 迭代到了 v1.0。所有基础 IP 都通过了硅验证。IP 开发人员的设计套件已经就绪，并且可以接受 N7+的新流片。
与 N7 相比，N7+实现了 1.18 倍的面积优势，这主要得益于更紧密的金属间距，以及对单元之间的“通用多器件边缘”（CPODE）隔离器件的标准单元模板支持。为了有效利用 N7+对 N7 的密度增益，需要重新设计 IP - 台积电提供布局迁移辅助工具来协助这种转变。
值得注意的是，单元管脚形状可以违反最小金属区域光刻设计规则，管脚单元区域“修补”涉及的 EDA 需求可以被整合到物理实现流程中，这需要改变电迁移分析规则，同时，单元管脚形状需要和贴片填充的模型一起被提取出来，用于信号的 EM 分析。
（5）N5 工艺支持
台积电技术开发副总裁 Cliff Hou 介绍了 N5 工艺节点支持计划：
PDK 迭代到了 v0.5，IP 设计仍在进行中；
台积电基础 IP 通过了硅验证（比如标准单元、SRAM、eFuse）；
v0.9 PDK 将于 2018 年 11 月推出。
N5 标志着引入“全”EUV 工艺（比如 14 个掩膜），可实现对 N7 的 1.86 倍面积优势。
读者应该知道向 EUV 光刻的过渡面临不少挑战，比如光源功率、光源正常运行时间、曝光剂量的统计学变化、抗蚀剂灵敏度、掩膜空白缺陷密度和掩膜检查、薄膜技术等。不过有趣的是，从 N5 资格认证计划中看不出这些 EUV 挑战对台积电时间表的影响。
（4）N5 独特的 EDA 支持特性 - 第 1 部分：3：2 节距比
N5 中的 metal1（垂直）间距与栅极（垂直）间距的比值为 3：2，即 3 个 metal1（M1）垂直轨道相当于 2 个栅极间距轨道。
此外，M1 层需要完整的多重图案颜色分配，这需要独特的单元设计，并满足特殊的单元放置限制和布线要求。正如 Synopsys 的一位发言人所指出的那样，“现在 4 个中有 1 个是合格的 - 这个比例曾经是 98%。”
单元库需要包含电等效（EEQ）单元，以支持与整个间距网格的轨道 / 颜色 / 引脚形状对齐。
一些演示稿给出了一些定制电路设计示例，需要增加使用堆叠性的 n- 高器件和串并联的 mXn 器件。这些器件阵列的布局需要遵守上面提到的间距和颜色分配限制。
（3）N5 独特的 EDA 支持特性 - 第 2 部分：跨行 Vt 规则
单元库一般包含多种变体，逻辑上等同的单元变体可以使用不同的 Vt 选择。为了实现功耗 / 性能的优化，可以更换不同的单元，只需对行内单元间的 Vt 选择做出少许限制。
N5 引入了复杂的“跨行”Vt 规则，在 EDA 上体现为：APR 工具、功耗 / 性能优化、填充插入和（特别是）ECO 流程。
由于“上下文敏感”的器件漏电 - 单元内的器件泄露电流取决于临近单元的 Vt 类型，跨行 Vt 规则需要更加严谨。这意味着特征化流程的重大变化。单元特征化需要利用多个布局上临近的单元进行精确的泄露建模。泄露“side 文件”模型将通过特征化流程生成，在功耗优化阶段读取，以选择对应于实际物理布局的特定上下文模型。
（2）N5 独特的设计特征 - 第 3 部分：P/G 设计
N5 节点的标准单元模板电源接地（P/G）网络设计和之前的节点又很大不同，它需要更高密度的 M1 轨（增加 30%），相应地也需要更多通孔。
需要注意的是，密度更高的 M1 P/G 网络也会影响单元布局，因为管脚形状会被 P/G 网络阻挡。
此外，为了帮助缓解 N5 工艺中由于更高电阻率导致的电源分配网络动态电压降（DvD）问题，并帮助解决由于更高金属电流密度引起的功率因数问题，台积电推出了一种“超高密度”的金属 - 绝缘体 - 金属（MIM）电容元件，以改善 PDN 去耦。插入这些新的 MIM 帽会在 APR 中引入复杂的布线规则，并需要新的寄生提取（和 LVS）工具功能。
（1）N5 独特的 EDA 支持特性 - 第 4 部分：超低电压（ULV）延迟建模精度
之前，反映统计过程变化的单元弧延迟模型会假定一个对称的高斯分布（众数=中位数=数学期望），应用统计静态时序分析方法来收敛时序并确保在“n-sigma”处的稳健电路性能。现在，越来越多的先进工艺节点引入了非对称延迟分布，特别是当 VDD 供电比设计 Vt 下降地更快时（因此（VDD-Vt）过驱）。
所以引入了“第二代”单元特征变化格式，以支持分布峰（众数）两侧快速和慢速延迟时的独特西格玛。
在 N5 节点上，统计性延迟分布（在低 VDD 下）甚至更加陡峭，因此需要对单元延迟变化格式进行进一步更新，寻找新的特征和自由变化模式模型，以反映分布中的附加时刻 - 即数学期望、西格玛和“斜率”。EDA SSTA 工具需要增强，以支持这种新的库模型。
额外的器件老化也可能在意外的电路条件下出现。
德州仪器在 OIP 论坛上的演讲中指出，设计人员需要关注器件老化机制（比如 HCI/BTI），以及由此产生的对电路性能和 EM 健壮性的影响。这个演讲主要针对的是基于台积电 16FFC 工艺的汽车器件市场，但是其中描述的新型模型 - 应力 - 老化模拟流程（具有自加热加速）也适用于任何基于老化的分析。
有一个评论引起了我的注意，“选择和老化相关的压力测试条件可能极具欺骗性。最初，我们主要专注于评估含有高速开关活动测试用例的最坏性能路径。但是，性能最坏和最坏情况下的老化并不等同。由静态 DC 偏置或开关瞬变导致的器件饱和与热载流子注入密切相关。但是，处于静止亚 Vt 条件下的器件 - 特别是在断电期间 - 同样会受到高应力环境的影响。一个堆叠器件中的下电器件也可能长时间暴露在高 Vds 下。我们发现非导电应力导致的类 HCI 老化可能是电路参数漂移的重要原因。设计师需要一定的洞察力识别这些情况，以建立老化模拟测试用例，这可能需要和性能模拟测试分开独立开发。”
这个建议不错。
总结
台积电 OIP 论坛透露的关键信息是 N7+和 N5 工艺节点的进展迅速，而且 EUV 的引入也不存在太多技术障碍。N5 具有全新的物理和电气特性，可能会影响单元设计、APR 和单元特征化。
可靠性和老化流程在所有细分市场中将变得越来越重要。
台积电将继续和客户紧密合作，共同开发先进的封装技术。
这些进展都很迅速，这完全得益于台积电 OIP 和 EDA 合作伙伴、IP 开发商的合作模式。
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