能支持我们对半导体市场前景作出乐观预期的依据还有哪些?

2019-01-07 08:46:17 来源:EEFOCUS
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整体市场增长强劲但增速放缓
整个半导体市场在经历了长达六年的单位数百分比增长之后,2017年突然大爆发,增长了近22%,2018年继续维持了高速增长态势,增长了约17%(根据世界半导体贸易组织公布的统计数据)。过去两年中,半导体市场的主要增长动力来自于内存需求高企叠加供应紧张导致的价格飙升。进入2019年,随着新增的内存产能陆续投产,内存供给和需求将大致恢复均衡,半导体市场最大的增长动力偃旗息鼓。根据不同市场研究机构的预测,2019年整体半导体市场可能会出现个位数百分比增长,或者出现单位数百分比的下降。

逻辑器件先进制造工艺战线只剩下三家公司
刚刚进入2018年时,格罗方德、三星台积电这三家代工厂都在紧锣密鼓地推进7nm工艺,芯片巨头英特尔也在尽力推动10nm的量产(其密度类似于代工厂阵营的7nm工艺)。大约到了年中,实力稍逊一筹的格罗方德宣布退出先进工艺的军备竞赛,自此,逻辑器件先进制造工艺的战线上只剩下三家公司了。据传,英特尔现在准备退出代工业务,那么,能使用先进工艺给广大芯片厂商生产器件的就只剩下两家代工厂了。据报道,由于担心委托台积电独家生产带来的风险,很多公司已经开始申请三星公司的7nm PDK。

 


英特尔的工艺延迟
2007年,英特尔推出了他们的45纳米工艺,这是世界上第一个采用高K金属栅极(HKMG)的制造工艺,2009年,英特尔推出了32纳米工艺,然后在2011年推出了22纳米工艺,这是世界上第一个基于FinFET技术的制造工艺。根据最初的计划,14纳米工艺预计将于2013年上市,但是由于出现了良率问题,直到2014年14纳米才开始爬产上量。14纳米上的延迟促使英特尔将新工艺的推出节奏从两年修改为三年,根据新的节奏,10nm预计将于2017年上市。英特尔确实在2017年底出货了几个10纳米器件,但都没有达到大规模量产水平,由于再次遭遇严重的良率问题,英特尔将10nm的量产时间一再延迟,目前最新计划是延迟到2019年底。

和代工厂第一代7纳米工艺相比,英特尔10纳米工艺的密度还略胜一筹,但是,它也为其制造工艺的激进升级付出了惨重的代价。三星和台积电在工艺升级上选择了循序渐进、步步为营的策略,他们首先从16纳米/14纳米过渡到10纳米,扫了很多雷、积累了很多经验之后才进一步下探到7纳米,而英特尔则是一步到位,直接从14纳米升级到“10纳米”,尽管名义上只前进了一代,但是工艺密度却增加了2.7倍。有很多人猜测,为了解决10nm的良率问题,英特尔可能将在密度规格上适当地放放水,但是我仍然坚持认为,它今年年底推出的工艺的密度将与之前宣布的密度相同(英特尔也是这么说的)。

据报道,英特尔现在已经退出了定制代工业务。坦率地说,我从来没有把英特尔的代工业务当成一回事儿。因为他们总是在推出用于生产自己的微处理器的制造工艺一年或更长时间之后,才会提供同一工艺节点的代工版本,如果他们认真对待代工业务的话,那么代工版本的制造工艺应该和自家使用的工艺同时出现才对。不过,很多人对英特尔退出定制代工业务展开了丰富的联想,认为英特尔将同时逐步放弃自己的内部制造工艺,对此我不敢苟同。英特尔已经开始装备他们的Fab 42晶圆厂作为主要的7纳米工艺生产工厂,同时,他们最近宣布将扩建其位于俄勒冈州、以色列和爱尔兰的晶圆厂。

 


英特尔目前正致力于在2020年推出7纳米工艺。英特尔显然没有吸取在10nm上多次延迟的经验教训,它为7纳米工艺设定的目标是在10纳米工艺的基础上将密度再提升2.4倍。根据三星的制造工艺路线图,它将与2019年推出5纳米工艺,2020年推出4纳米,2021年推出3纳米,台积电的制造工艺路线图则显示,它将在2019年推出5纳米工艺,2021年推出3纳米,相较于英特尔,这两家代工厂的代际缩进相对更加温和。我们预计,如果英特尔能够实现在7纳米工艺上的既定目标,它的7纳米将比代工厂的3纳米的密度更高,但是问题在于,步子迈得这么大,是不是会像上次一样容易扯着蛋,他们能否实现在2020年如期量产7纳米的目标还是一个未知数。英特尔在一次电话会议上对此发表过一次评论,他们认为,通过在7nm上引入EUV技术,可以实现2.4倍的密度提升。我现在担心的是,将工艺尺寸缩小2.4倍可能会真的在设备和器件层面都遇到很多限制,所以如果7纳米再度延迟的话,我丝毫都不会感到惊讶。而且,即便是英特尔将7纳米工艺的量产时间延迟到2021年甚至2022年,它们也会在同一个时间点上保持对代工厂的密度竞争优势。

英特尔的制造工艺曾经在很长一段时间内都领先于竞争对手,许多人对它籍此而生的傲慢态度感到不满。在这种怨恨中,人们忘记了英特尔多次引领的技术最终发展成为了行业标准,它对整个半导体制造行业做出的巨大贡献理应获得人们的尊重和赞赏。我个人比较担心的是,英特尔如果丧失了在制造工艺上的领头羊位置,制造工艺的铁王座将长期空空如也,因为我不相信三星或者台积电能够承担得起制造技术领跑者的大任。

EUV正在进入量产阶段
三星的7纳米工艺估计有7个EUV掩膜层,预计将于2019年年中进入“生产”阶段,并将在整个2019年完成爬产。我们估计三星使用的平均剂量为50mJ / Cm2,他们已经宣布没有使用薄膜, 每天可生产1,500片晶圆。预计台积电将于2019年推出其7FFP工艺,估计有6个EUV掩模层。台积电的报告显示,该工艺已经准备就绪。预计三星和台积电将在2019年以11到14个EUV掩模层进行5nm工艺的风险试产。EUV工艺上面还有很多工作要做,光刻胶可能需要从目前的化学放大抗蚀剂(CAR)过渡到无机抗蚀剂,需要薄膜,进一步提高良率,更好地认识并减轻随机性问题,但是,无论如何,EUV时代的大幕已然开启。

3D NAND器件继续增长
自2014年三星推出24层3D NAND产品以来,我们看到32层、48层和64层产品相继进入生产阶段,目前正在爬产的是96层产品。3D NAND技术还在不断发展过程中,它通过提高器件密度和降低单个数据位的成本来实现摩尔定律。从2D NAND产品出货量出现最高峰值的那一年开始,3D NAND产品的密度提高速度和数据位成本下降速度已经开始放缓,但是直到2020年中至2020年底之前,3D NAND仍然能够找到持续改进的道路。2018年,3D NAND产品的数据位出货量超过了2D NAND产品,一些预测者预计,到2020年时,3D NAND将占所有NAND产品数据位出货量的90%。 我们期望在2019年末或2020年初能够看到128层3D NAND产品,通过串堆叠技术,它可以一直实现到512层。我们当前的预测显示,当3D NAND产品的层数超过384层时,数据位成本会不降反升,但是不管怎样,多年来3D NAND一直成功地走在工艺不断缩放的路上。

 


DRAM缩放速度放缓
在半导体产品的三大类别中:DRAM、逻辑器件和NAND,DRAM目前正面临着最困难的缩放路径。 DRAM内部电容的扩展已经接近极限了。为了保持数据位的有效性,DRAM内部电容必须达到可接受的容值。电容容值取决于薄膜厚度、薄膜k值和电容器的面积。通过转向3D电容器结构,可以增加电容器的面积,但是3D圆柱体结构的高度也已经趋近于临界稳定性的机械极限。在静态漏电的限制下,薄膜的厚度应该尽可能减少。高k值的薄膜本来有很多选项,但是它的选择空间都被静态漏电给限制了。最近,DRAM产品的缩放路径一直专注在改善外围电路的密度和性能上。今天,FinFET和HKMG都可以用于改进DRAM外围电路。DRAM电容的容值也降低到了几年前无法想象的程度。在今年的IEDM会议上,Imec展示了一种新的高k值介电材料,这种材料有望打破DRAM内部电容器的缩放瓶颈。如果薄膜足够厚,新的基于钛酸锶的材料可提供更高的k值和可以接受的静态漏电。为了适应增加的厚度,较厚的薄膜需要从当前的圆柱电容器结构改变为柱结构,这样一来,在同样的空间中实现更多电容的能力增加了。这是DRAM缩放重新走上正轨必须进行的突破。

结论
尽管2019年半导体市场增长预计将放缓,但逻辑器件、NAND、DRAM这三大产品领域的技术仍在继续推进,半导体市场和基础技术的长期前景依然强劲。

 

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