芯片设计复杂度不断提升,而芯片开发的时间窗口并未延长。这意味着,一方面,芯片开发团队需要信任成熟技术,大量复用 IP;另一方面,新技术引入前需要更全面的分析仿真,以确保引入的新技术与工艺及成熟技术兼容。

 

工艺复杂化的趋势主要表现为两个方向。横向上,需要同时考虑的参数越来越多,很多传统工艺不需要考虑的寄生效应,在先进工艺中变得越来越不能忽视;纵向上,由底至顶通盘考虑成为必要,而不止于可制造设计(DFM)与可测试设计(DFT)等传统设计思维,用 Silvaco 全球市场副总裁 Thomas Blaesi 的话来说就是,系统级芯片(SoC)设计需要从原子到系统的一贯式设计流程。

 

在从原子到系统一贯式设计流程概念提出之前,EDA 公司就提倡设计与工艺共同优化(Design Technology Co-Optimization, 简称 DTCO)概念。笔者理解,从原子到系统一贯式设计,是 DTCO 理念的发展,更强调由底至顶通盘考虑的重要性。

 

如今复杂芯片集成度高达数十亿颗晶体管,苹果公司的 A12 处理器就集成了 69 亿颗晶体管。英伟达(Nvidia)公司的 Tegra Xavir 处理器更是集成了 90 亿颗晶体管,耗资 20 亿美元,总投入工程资源达 8000 人年。对于这样复杂的芯片开发,IP 复用是开发的关键,据统计,现在复杂 SoC 中超过 85%的模块是复用模块,预计到 2025 年,复杂 SoC 中的复用模块比例将达到 90%,只有 10%是新技术。

 

芯片设计复杂度不断提升,而芯片开发的时间窗口并未延长,这意味着芯片开发团队需要信任成熟技术,大量使用经过验证的成熟技术(IP)。成熟 IP 管理及优化成为芯片开发团队的必然需求,针对此需求,Silvaco 提供 Xena 工具,来统一管理 SoC 开发过程中所需要的 IP。据 Thomas Blaesi 介绍,Silvaco 从并购 IPExtreme 开始进入 IP 市场,近年来通过并购整合已经打造了丰富的 IP 产品线,其中车载半导体用 IP 覆盖面非常广,其他先进工艺 IP 也不断取得突破,在 2019 年 5 月三星宣布与 Silvaco 达成协议,双方将在先进工艺上进行合作,三星将在 14 纳米等先进工艺采用 Silvaco 的 IP。

 

IP 与标准单元库等成熟模块在 SoC 当中的应用也并非拿来就用,针对需求的定制化优化非常重要。

 

在 2019 Silvaco 用户大会(上海站)上,Certus 半导体公司首席技术官 Stephen Fairbanks 就向与会者介绍了定制化输入 / 输出模块(I/O)的重要性。他表示用户购买 IP 主要考虑三个因素,即成本、时间以及将技术应用于硅工艺的挑战。

 


Stephen Fairbanks 在 SURGE 2019 上的演讲

 

Stephen Fairbanks 表示,每一家晶圆代工厂都提供标准 IO 库,这些通常可以免费获得,但是全球前十大芯片设计公司,每一家都有自己开发的数字 IO 与模拟 IO 库,这是因为标准 IO 库为了适应更多应用,存在很多冗余设计,对于定制化芯片开发,这些冗余设计就成为成本的大敌。优化 IO 设计,不仅能大幅度缩减面积以降低成本,而且能提升防静电水平,满足多电源供电等复杂设计需求。

 

大量成熟技术复用为芯片开发节约了时间,但仍有一定比例的新技术在引入,如前所述,由于先进工艺中需要考虑的参数越来越多,因此如何确保引入的新技术能在硅工艺上正常工作也变得越来越有难度。

 

85%复用 IP 模块通常是架构层面的技术复用,而 15%或 10%的新技术,往往与新材料、新工艺密切相关,这就需要在纳米及原子层面进行仿真和分析。

 


Thomas Blaesi 表示,按照尺寸从大到小,从原子到系统一贯式设计流程大体可以分为四层:整机层面,尺寸是几厘米到几米,主要考虑的因素是系统效率、寿命及稳定性,还有成本及工艺可扩展性;单元电路,尺寸在微米级别,主要考虑的是效率、开路电压、短路电流,以及填充因子(太阳能电池)等;材料叠片(stack),尺寸小于 100 纳米,主要考虑传输特性、材料接口、晶体形态等因素;材料层面,尺寸在纳米或 0.1 纳米级别,主要考虑散体物理特性、能级、吸收光谱特性等因素。

 

将来的设计师,必须具备在原子层面进行仿真分析的能力,能够理解材料特性,并能推导材料在工艺或器件级的性能表现。

 

“设计师需要对材料在纳米级别进行仿真,分析原子在芯片运作时的行为模式,在应用一种新工艺时,设计师需要了解工艺底层的材料物理特性,并在量产前进行足够完善的仿真,来保证设计的可制造性。” Silvaco 首席技术官 Babak Taheri 也曾这样表示。