2019 年,EUV 光刻(EUVL)将达到一个重要的里程碑。经过多年的等待,先进光刻技术终于进入大批量生产。EUVL 将率先用于 7nm 节点(IMEC N8 或代工厂 N7)逻辑后段(BEOL)的最关键金属层和通孔。与此同时,研究中心正在探索未来技术节点的选择,这些节点将逐步纳入更多的 EUVL 印刷结构。在本文的第一部分,imec 的干法蚀刻研发工程师 Stefan Decoster 比较了在 N3 及更先进技术节点下,不同的多重图形化方案的优缺点。

 

与过去相比,研究人员现在已经将 EUVL 作为存储器关键结构的图形化工艺的一个选项,例如 DRAM 的柱体结构及 STT-MRAM 的 MTJ。在本文的第二部分,IMEC 的研发工程师 Murat Pak 提出了几种 STT-MRAM 关键结构的图形化方案。

 

在后段引入 EUV 多重显影
今年,一些主要的代工厂将首次在其大批量生产线中使用 EUVL 来处理逻辑 7nm(N7)芯片。它们将 EUVL 引入 BEOL 的最关键金属层(local M0 至 M3),以及互连这些金属层的过孔中。在这些层中,线和沟槽具有 36-40nm 量级的节距。沟槽与沟槽的隔断相互垂直,以便在连续沟槽中产生隔断。下一个技术节点 N5 会运用到 28 到 32nm 之间的金属节距。

 

“2017 年,我们已经证明这些 32nm 节距线可以在一次曝光中直接用 EUVL 进行图形化,”Stefan Decoster 补充道。“或者,可以使用混合选项,其中基于 193i 的 SAQP 与 EUV block 相结合。”

 

 

图示采用 193nm 浸入式 SAQP 图形化的 32nm 节距 M2 层,以及直接由 EUV 图形化制作的隔断(block)。

 

从 EUV 单次显影到 EUVL 多重显影
同时,很明显,EUVL 单次曝光已经达到了 32 纳米到 30 纳米节距的极限。StefanDecoster:“超过 30nm 节距,使用当前的 EUVL 技术(即 0.33 数值孔径(NA))需要采用多重图形化技术,进一步缩小尺寸。这些技术通常涉及将芯片图案分成两个或更多个更简单的掩模,并且可以以不同的风格存在。EUV 多重显影将比原先想象的更早推出, 主要是由于存在随机失效。“这些失效在极小的特征尺寸下开始变得更加明显,并且限制了 EUV 单次曝光的实际分辨率。

 

IMEC N5 技术节点的多重显影方案

在实践中,这意味着 IMEC N5(或代工厂 N3)技术节点具有 21nm 的金属节距,这需要 EUVLmulti-patterning,例如 SADP 或 LELE,当然,IMEC 还提供了另外两种方案,即 193iSAQP,193i SAOP,仍然可以实现这些尺寸的线和沟槽。在成本,光刻质量和工艺流程的复杂性方面,这些技术中的每一种都具有其自身的优点和缺点。

 

“然而,EUVL single patterning 并不止步于此,”Stefan Decoster 澄清道。“我们预计更松弛的金属层(例如 M4 至 M7 层)和关键过孔仍然可以利用 EUVL 单次曝光来实现。此外,IMEC 和 ASML 正在开发下一代 high-NAEUVL 系统(NA =0.55),以进一步提高单次曝光的分辨率。”

 

IMEC N5 以下:16 nm 节距的图形化方案
IMEC 的研究人员探索了四种不同的图形化方案,用于制作 20nm 节距以下的图形:基于 193i 的 SAOP 方案,基于 EUV 的 SADP 方案,基于 EUV 的 SAQP 方案和 EUV SALELE 方案。Stefan Decoster:“这四种方案都可以制作 16nm 节距的线。然而,它们在流程复杂性,成本,可扩展性和设计自由度方面存在差异,这些都是行业的重要考虑因素。我们还发现,线边缘粗糙度(LER)仍然是主要关注点。”

 

193nm 浸没式光刻仍然可以完成这项工作

在这些激进的节距下,193nm 浸没式光刻只能与 SAOP 结合使用 ,从 128nm 节距开始经历三次图形倍增最终达到 16nm 节距。Stefan Decoster 指出,193i SAOP 的优点是线条边缘粗糙度(LER)小,但一个固有的缺点是极其漫长而复杂的工艺流程,这给过程控制和成本带来了挑战。

 

使用 EUVL multi-patterning 可以使 flow 变短

“出于这个原因,我们还探索了'较短的'基于 EUVL 的图形化方案,即 EUV 的 SADP”,StefanDecoster 补充道,“为了实现这种图形化方法,EUV 光刻的起始节距必须为 32nm。虽然目前的 EUVL 技术仍然能够制作 32nm 节距线,但是所得到的线宽不能小于 16nm。因此,我们不得不应用额外的 trim 技术来实现在 32nm 节距下 8nm 的线宽(mandrel)。采用 SADP 技术,这种间距可以成功地降低到 16nm。”16 nm 节距的图形也可以采用更具可扩展性的 EUVL SAQP 方法,从更宽松的 64nm 节距开始。然而,对于这些基于 EUV 的多重图形化方法,线边缘粗糙度(LER)仍然是一个重要问题。该团队认为,这种 LER 可以进一步降低,例如通过选择恰当的光刻胶材料和改善光刻胶平滑性。

 


三种图形化 flow 可实现 16nm 节距图形(自上而下的 SEM 图):(顶部)基于 EUV 的 SADP,(中)基于 EUV 的 SAQP 和(底部)193iSAOP。所有三个选项的 LER 均在 8nm line 和 space 的情况下测得。


eSALELE:一种全新的工艺整合方案

前面三种多图案化方法都有一个共同点:首先,制作线和沟槽,然后添加隔断(block,例如使用自对准隔断方法)。IMEC 团队还研究了一种使用 EUVL 的不同方法 ,称为 eSALELE,其中线和隔断在整个相同的流程中定义。除了相对较高的 LER 之外,这种方法的另一个缺点是使用四个 EUV 掩模(两个用于线,两个用于隔断),这使得这个方案非常昂贵。Stefan Decoster 说:“但 eSALELE 方法的主要优点是设计灵活,可以避免'虚设'(dummy)金属线(版图中并不真正需要的金属线)。避免这些线的出现有利于 RC 延迟和后段功耗的降低。

 

EUVL 单次曝光与存储器:STT-MRAM 的情况
由于其高写入和读取速度,STT-MRAM 最近成为取代基于 SRAM 的最后一级高速缓存存储器的可能选项。STT-MRAM 器件的核心结构是柱状 MTJ,其中绝缘层夹在两个薄的铁磁层之间,所述铁磁层分别是钉扎层和自由层。MTJ 可以以两种不同的电阻状态存在:低阻态(LRS,两个磁层的磁化平行)和高阻态(HRS,磁化处于反平行状态)。通过利用注入磁隧道结的电流切换自由磁层的磁化来执行存储单元的写入。读取操作依赖于隧道磁阻(TMR),其是两个阻值状态之间的电阻差的函数。

 

从 193i 到 EUVL 单次曝光

到目前为止,MTJ 已经用 193i 图形化实现了 200nm 节距,当然之后的 100nm 节距也是。IMEC 的研发工程师 Murat Pak 说:“但是为了满足未来存储器的高密度要求,我们需要更紧密的节距,例如 50nm 或更小,MTJ 直径约为 20nm。193i 无法实现这么激进的节距,这凸显了引入 EUVL 单次曝光的必要性。“

 

LCDU 会是最关键的指标

然而,在这么小的尺寸下,粗糙度和随机失效的影响不可以被忽略,因此需要改进的图形化方案。“对于这种存储器而言,最关键的参数结果是局部 CD 均匀性(LCDU),这是柱粗糙度的一种度量,”Murat Pak 解释说。“这种 LCDU 显然会影响电阻值,从而影响 STT-MRAM 单元的读取性能。因此,确保良好的 LCDU 对于 STT-MRAM 制造至关重要。”

 

(左)展示阻值状态和允许的变化范围;(右)MTJ 的 X-SEM 截面图。


为了优化 MTJ 的 LCDU,已经提出并比较了不同的 EUV 光刻方案。MuratPak:“首先,我们考虑了不同的光刻胶,包括众所周知的化学放大胶(CAR),以及两种不同的 MCR(含金属)光刻胶。其次,我们的团队筛选了不同的底层包括旋涂碳(SOC)和旋涂玻璃(SOG),并研究了它们对光刻胶性能的影响。最后,我们研究了不同的 tonalites(相当于正胶和负胶的区别,编者注),特别是 CAR 光刻胶(做柱)和 positive tone 光刻胶加上 tone 反转工艺(将孔变成柱)。“该团队还研究了光刻胶上的 LCDU 的改进是否会转移到了蚀刻之后。以上所有实验中的 EUV 都使用 ASMLTWINSCAN NXE:3300B 进行曝光。

 


tone 反转过程的图示:(左)用正 toneCAR 光刻胶获得的孔和(右)在 tone 反转后获得的柱。

 

三种有可能的方案(如下图,由编者添加)

 


其中一支 MCR 光刻胶搭配 SOC 和 SOG 均获得了相对较好的 LCDU 结果。第三种方案是 tone 反转工艺 ,最终也表现良好。“对于所有这三种方法,我们获得了超过 20%的 LCDU 的改进,”Murat Pak 补充道。“这是整个工艺流程朝向 1.55nm LCDU 目标的重要一步。”对于这些有前景的光刻工艺方案,其他性能指标,如工艺窗口分析,柱圆度和尺寸均匀性均已通过验证。

 

总结

在本文中,已经针对未来的逻辑和存储器件(即,SST-MRAM)应用提出了各种 EUVL 图形化方法。对于逻辑,基于 EUV 的 SADP,基于 EUV 的 SAQP 和基于 EUV 的 SALELE 与基于 193i 的 SAOP 的性能进行了比较。所有选项都有可能用于制作如 16nm 节距这样具有挑战性的金属线。但是,必须在工艺复杂性,成本,设计自由度和线边粗糙度方面进行权衡。


对于 SST-MRAM,已经确定了三种不同的基于 EUV 的制作 50nm 节距的 MTJ 柱的方法,并且具有足够好的 LCDU。