兆易创新杯”第十五届研电赛“Arm杯”上海赛区企业命题及报名方式（仅限上海赛区队伍选择）-基础器件-与非网

【赛题一】“兆易创新杯”第十五届研电赛“Arm 杯”上海赛区“芯火计划”专项赛

ICC 企业命题

【命题一：芯来科技】：

芯来科技是中国领先的 RISC-V 处理器内核 IP 和解决方案公司，持续聚焦 RISC-V 处理器内核研发，赋能本土 RISC-V 产业生态。芯来科技的处理器产品具备高性能、低功耗和易于使用的特点，在性能、面积、功耗、成熟度、价格及开发平台等方面具有优势，处于中国 RISC-V 嵌入式处理器研发与产业化的最前列。已推出的 100，200 系列 RISC-V 处理器内核 IP，对标传统 8 位、16 位以及 ARM 的 M 系列处理器内核，已经应用在兆易、晶晨等多家知名客户量产产品中。新发布的 300，600 以及在研的 900 系列产品，全面支持 Linux 与高性能边缘计算与控制。除了标准的处理器产品外，公司还提供针对汽车、工业控制和 AI 等领域的 RISC-V 处理器以及配套解决方案。芯来科技目前是 RISC-V 基金会银级会员、中国 RISC-V 产业联盟副理事长单位、中国开放指令生态(RISC-V)联盟会员单位。

一、赛题

RISC-V MCU 嵌入式开发

二、背景

随着电子技术的不断发展，出现了各种各样的智能设备，人们生活得到了极大的便利，其中嵌入式设备以其功耗低、体积小等优点得到了广泛的应用。

三、描述及要求

采用基于 RISC-V 内核的 GD32VF103 通用 MCU，以万物智能互联为主题，针对智能家居、智慧城市、可穿戴设备、智能驾驶、智能控制等一些热门应用的相关课题进行开放性的创新产品、服务和技术的研究与应用。

1. 使用 Nuclei RV-STAR 硬件开发板

2. 使用 Nuclei SDK 开源软件平台

四、例题（供参考，不限于此）：

1. 运动控制方向

外扩电机驱动电路，使用 GD32VF103 MCU 实现永磁同步电机 / 无刷直流电机的闭环控制（转速 / 位置）。通过一定人机交互的实现，完成电机的远程精准控制。

2. 音频处理方向

使用 GD32VF103 MCU 实现音频数据的解码，并通过外扩的音频播放电路实现音乐播放。音频数据的获取可以来自于本地存储（SD 卡）或者通过网络抓取下载（外扩 wifi 模块）。

3. 智能家居方向

外接多种环境监测传感器（温湿度、光线等）及环境控制设备（小风扇、电动窗帘等），在 GD32VF103 MCU 上运行常见的嵌入式实时操作系统（例如 FreeRTOS/UCOSII/RT-Thread 等）进行整体的任务调度管理。

五、软硬件开发平台：

1.Nuclei RV-STAR 开发板

https://www.riscv-mcu.com/quickstart-quickstart-index-u-RV_STAR.html

https://doc.nucleisys.com/nuclei_board_labs/

2.Nuclei SDK 软件开发平台

https://doc.nucleisys.com/nuclei_sdk/

https://github.com/Nuclei-Software/nuclei-sdk

3.Nuclei Studio/ Segger Embedded Studio/ PlatformIO 集成开发环境

https://www.nucleisys.com/download.php

https://www.riscv-mcu.com/quickstart-quickstart-index-u-RV_STAR_PROJECT.html

https://www.nucleisys.com/upload/file/2020/02/1581671399-5500.pdf

https://platformio.org/platforms/nuclei/

六、作品提交要求

1. 详细设计文档和完整软件代码。

2. 作品讲解及展示 PPT。

3. 作品展示视频。视频时长不超过 10 分钟，文件大小 100MB 以内。

4. 所有获奖作品均可共享至 RVMCU 开放社区。

七、评审点

指标	评审标准
创意与创新	作品创意构想是否新颖巧妙，设计思路是否有突破性和创新性。
先进性与复杂度	作品设计是否采用了热门的前沿技术，是否具有一定复杂度。
完整度及可展示性	作品功能演示是否成功及完整。
实用性	作品是否切实解决了实际问题，是否具有广阔的应用前景。
推广性	作品是否充分使用处理器的特性完成关键功能的实现和性能的提升，是否对 Nuclei 开源软件平台产生一定的贡献。

八、技术答疑联系人

联系人：胡灿

联系方式：15071260198

邮箱：canhu@nucleisys.com

【命题二：SiFive】

SiFive 是基于免费且开放的 RISC-V 指令集架构的商业化处理器核心 IP、开发工具和芯片解决方案的领导者。在 RISC-V 开创者和业内资深专家组成的团队领导下，SiFive 帮助 SoC 设计人员缩短产品上市时间，以及通过定制的开放式架构处理器内核降低成本，同时，使系统设计人员能够构建基于 RISC-V 的定制半导体，从而实现芯片优化。

上海赛昉科技有限公司成立于 2018 年 8 月 24 日，公司基于 RISC-V 的开源生态并在 RISC-V 开创者和业内资深专家组成的团队领导下，利用领先的 RISC-V 内核定制技术和敏捷设计方法，成为具有国内自主可控，有龙头作用的 RISC-V 解决方案提供商；同时利用自主知识产权针对 AI-IOT 的关键应用领域，通过平台化、模板化的设计理念，实现垂直领域的核心技术整合，提供相关领域的系列化芯片及其解决方案，创造一种新的商业模式，成为对应领域的技术主导者和芯片与方案的主流供应商。

一、赛题

基于 SiFive-E21 处理器核的人工智能 SoC 设计

二、赛题要求

利用 SiFive E21 处理器在 Xilinx 或 Intel 的可编程逻辑平台上构建片上系统，实现音频或图像信号的采集和数据后处理。需要在 SoC 中实现专门的硬件加速器以提高系统的性能，实现系统对信号的人工智能处理和分析，要求系统具有创新性、实用性和一定的市场前景。具体要求如下：

1. 选题内容限于智能语音、图像或视频数据分析等应用，SoC 本身需要具备人工智能处理能力，将人工智能算法加速器置于在 FPGA 开发板内。

2. 使用上海赛昉科技提供的 E21 处理器 IP，在 Xilinx 或 Intel 的 FPGA 平台上构建简单的片上系统。系统至少包含：

1) Xilinx 或 Intel 的 FPGA 平台不得内置任何处理器内核。

2）FPGA 平台内必须使用 SiFive E21 处理器；

3) 以可读 Verilog 语言实现 DMA/(Q)SPI/I2C/I2S/UART/GPIO/RTC/WDT/Timer/PWM 等 AMBA 接口的外设，如全部或部分使用 FPGA 自带如 Vivado 外设 IP 或其他语言所编译的可综合 Verilog 语言实现会降低分数；

4) 外设数量不限，够系统演示用即可，但数量多寡会影响基础设计部分的评分；

5）利用片上或板上的存储器资源实现的 SoC 所需的 ROM 与 RAM；

6) 软件部分需要以 RISC-V 编程方法，使用 RISC-V 编译工具 Freedom Studio IDE 编写外设驱动程序并生成软件程序；

7) 芯片外部的 GPIO 引脚连接到 FPGA 板上的 LED 与按键并以裸跑软件控制，确保程序正确运行。

3. 需要在 FPGA 平台上利用板载资源或扩展的硬件资源，为 SoC 添加信号采集 / 预处理 / 人机交互等接口模块；

4. 为 SoC 添加具备执行人工智能或机器学习等智能处理算法硬件加速器，采用独立加速器在设计中应突出硬件加速器对系统的优化效果

5. 以软硬协同的设计思路对 SoC 进行合理的软硬件任务划分，分析并说明软硬件任务划分的合理性。

6. 智能语音 SoC 参考系统框图

三、作品提交

1) 设计报告包含系统设计方案，需有系统功能介绍、系统架构图、软硬件功能划分、加速器详细设计等，以及功能仿真及测试结果图、系统展示图片、视频。

2) 作品展板与 PPT，内有团队介绍、设计报告重点、技术创新点与项目研发进度等。

四、设计数据

1) 软硬件设计源代码、仿真和测试结果

2) 现场答辩和现场利用 FPGA 开发板演示 SoC 的人工智能功能

五、评分规则

内容	分值	评分依据
1. 完成 E21 片上系统的基础设计	50 分	正确获得 E21 IP，使用 AMBA 总线连接存储器与 Verilog 实现的外设 IP； 2. 在 FPGA 硬件平台上实现片上系统，正确编译驱动程序、下载软件程序，现场编程调试。通过按键改变 LED 等的闪烁方式或频率确认系统正常运行。
2. 完成信号采集或通信模块的数字接口设计，并作为与 E21 片上系统的外设	10 分	详实规范的设计文档； 2. 硬件接口设计的功能仿真结果； 3. 编写软件成功实现语音或图像信号采集。
3. 人工智能加速器的设计与实现	20 分	1. 加速器设计的功能仿真结果； 2. 人工智能算法的详细设计方案。
4. 系统优化分析，根据 PPT、设计文档和视频演示展示研发成果	10 分	针对 SoC 功耗、面积等进行优化，给出优化前后的对比结果； 2. 系统的完整性、鲁棒性、创新性和市场潜力； 3. 指出目前设计的不足和可以进一步优化的方向。5. 答辩和现场演示
5. 答辩和现场演示	10 分	答辩和问答表现

六、其他注意事项

1) 参赛所选用的 FPGA 开发平台限制 Xilinx 或 Intel FPGA 开发板，参赛队伍使用自己的 FPGA 开发板进行报名流程。

2) 参赛队伍需要提交一份参赛计划书给到邮箱 arthur.chen@sifive-china.com，邮件主题为“第十五届中国研究生电子设计竞赛 RISC-V 杯 -SiFive 赛题计划书”。计划书具体描述项目开发思路和以往相关开发成果，上海赛昉科技会在进一步沟通后确认计划可行性。

七、技术答疑联系方式

联系人：陈宏铭

联系方式：13816808707

邮箱：arthur.chen@starfivetech.com

【奖项设置】

“芯火计划”专项赛团队，免费提供专业技术指导，同时拥有四次获奖机会：

1. 可以参与专项赛单独评奖（一等奖 1 个：奖金 8000 元 / 队，二等奖 2 个，奖金 3000 元 / 队，三等奖 5 个，奖金 1000 元 / 队）；

2. 可以根据参赛项目类别参加第十五届中国研究生电子设计竞赛评奖；

3. 优先推荐参加第三届中国研究生创芯大赛；

4. 优先推荐参加第二届中国研究生人工智能创新大赛。

【赛题二】“兆易创新杯”第十五届研电赛“Arm 杯”上海赛区

南昌黑鲨科技有限公司企业命题

【赛题一：基于手机蓝牙通信的单片机触感振动调试系统】
1. 需求背景：智能手机的触感振动功能越来越受到用户和手机厂家的关注，特别是 iPhone 手机引领手机振感潮流，给用户带来极致的振动体验和接近真实的振动触感。所以，振动触感在游戏手机中，可以极大的提升游戏体验，特别是枪战类游戏中。

2. 描述及要求：
a. 单片机的选型可选但不限于使用 ST、TI、maxim 等厂家，芯片资料、软件 SDK 可从其官网下载获得；
b. 马达驱动芯片推荐艾为 AW8697，马达器件推荐 AAC 横向线性马达 ELA0619；
c. 蓝牙模块选型不限；
d. 供电无特殊限制；
e. 主要功能：

i. 实现手机 APP UI 界面制作触感振动波形，通过蓝牙发送振动波形到单片机模块，并控制单片机驱动马达震动；
ii. 实现手机 APP 加载铃声文件，算法分析提取音源特征，制作随音乐振动的驱动马达振动波形，然后输出振动波形和铃声文件到单片机，控制单片机驱动马达震动及喇叭播放铃声；
iii. 实现手机 APP 用户自定义振动波形生成，波形由长振波形和短振波形组合；备注：短振波形是指振动周期在 1~3 个周期的高压振动波形，长振波形是指振动周期大于 3 个的额定电压振动波形；

1. 评分标准：
a. 手机 APP UI 界面振动波形可以实现振动波形频率、振幅、振动时长的选择组合；【30】
b. 要求的主要功能均实现；【30】
c. 振动波形驱动马达振动，不打壳，无杂音、异响；【20】
d. 振动波形驱动马达振动，振动手感好；【10】
e. 铃声振动时，铃声声音和振动延时小；【10】

1. 输出要求：
a. 设计文档、代码、振动波形 wav 文件；
b. 最终产品演示；

【赛题三】“兆易创新杯”第十五届研电赛“Arm 杯”上海赛区

上海酷芯微电子有限公司企业命题

一、赛题名称

深度学习推理引擎的硬件加速器设计

二、背景

自 2012 年以来，基于深度学习的人工智能神经网络算法得到了深入的研究及广泛的应用。深度学习的应用场景可以分为训练端（training）和推理端（inference）。应用于数据中心的训练端芯片主要强调算力，而应用于边缘处理设备的推理端更加注重能耗比。推理端芯片具有更广阔而灵活多变的市场需求。

三、描述及要求

采用 Xilinx Zynq ZCU102 FPGA 开发板，设计一个可以运行于 FPGA 上的深度神经网络硬件加速器，该硬件设计适用于推理端应用。具体的硬件平台描述请参考如下链接：

Zynq UltraScale+ MPSoC ZCU102 Evaluation Kit

https://www.xilinx.com/products/boards-and-kits/ek-u1-zcu102-g.html

四、例题（供参考，不限于此）

将从如下几个方面评估所设计的深度学习推理引擎硬件加速器：

1. 支持的网络类型

上述硬件加速器需要至少支持如下三种网络中的一种，支持种类越多评分越高
•VGG16
•Mobilenet_v1
•ResNet50

2. 神经网络 feature/weight 的数据精度
•上述硬件加速器需要支持 16bit 整型的 feature/weight，如能支持 8bit 整型或更多精度可获更高评分

3. 运行速度
•该硬件加速器运行一个神经网络所需要的时间，时间越短评分越高
•硬件资源消耗
•以 Xilinx Vivado 软件给出的硬件资源报告为准，硬件资源（LUT 及片上 SRAM）越少评分越高

五、软硬件开发平台

1.FPGA 开发板

https://www.xilinx.com/products/boards-and-kits/ek-u1-zcu102-g.html

2. 开发软件

https://www.xilinx.com/support/download/index.html/content/xilinx/en/downloadNav/vivado-design-tools/2019-2.html

六、作品提交要求

1. 详细设计文档和完整软件代码。

2. 作品讲解及展示 PPT。

3. 作品展示视频。视频时长不超过 10 分钟，文件大小 100MB 以内。

七、评审点

指标	评审标准
创意与创新	整体架构是否同时考虑了高性能与低功耗、低硬件复杂度
先进性与复杂度	支持的网络类型是否丰富；是否可支持不同精度的 feature/weight；
完整度及可展示性	作品功能演示是否成功及完整。
实用性	整体架构的可扩展性，是否可以灵活支持更多网络类型及更高性能

八、技术答疑联系人

联系人：沈沙

联系方式： 18964021541

邮箱： sha.shen@artosyn.cn

【奖项设置】

1 企业最终评定获得企业命题奖团队：

（1）一等奖 /1 名：10000 元；

（2）二等奖 /2 名：5000 元；

（3）三等奖 /3 名：3000 元；

2. 可以根据参赛项目类别参加第十五届中国研究生电子设计竞赛评奖；

3. 优先推荐参加第三届中国研究生创芯大赛。

【赛题四】“兆易创新杯”第十五届研电赛“Arm 杯”上海赛区

上海艾为电子技术股份有限公司企业命题

一、赛题名称

Digital-BOOST 电路开发

二、赛题背景

随着电子技术的不断发展，智能设备的功能越来越丰富，在给人们生活带来便利的同时，人们对智能设备的功耗和效率提出了较高的要求。在智能设备中对功耗需求比较多的器件大多为功率器件，同时伴随着各种 DC-DC BOOST 电路，如何设计提高 BOOST 电路的效率和灵活性是其中一个重要方面。数字 BOOST 以其灵活可控，调节方便，并且便于工艺迁移，而逐步普及。另外，由于数字 BOOST 电路面积小，尤其适合小线宽工艺，在先进工艺的产品设计中越来越受到设计者的关注。

三、描述及要求

设计开发 Digital-BOOST 电路，其中

1. 总体要求：
•输入电压 2.7V ~ 5.5V
•输出电压 6V ~ 12V
•典型效率 > 80%, （越高越好）
•最大输出功率 > 7W
•输出纹波 < 50mV （越低越好）
•功率管开关频率 2MHz（推荐值，设计者可以自行选择其它值）
•PSRR > 60dB @ 20Hz ~ 20KHz

2. 控制部分

（1）采用数字电路实现

（2）输出电压
•可动态调整
•范围 6V ~12V
•步进 50mV
•升压时间 < 100us @ 6V~12V

（3）相位裕度 > 60 度

（4）控制输出采用 DPWM 调制的方式控制驱动

3. 功率驱动部分
•采用分立元器件实现
•采用通用板或 PCB 设计实现器件连接

四、软硬件开发平台

1. 数字电路部分

FPGA 开发板，型号不限

2. 模拟电路部分
•功率开关器件：可以选用成熟的开关集成器件，如 STS8C5H30L 等
•Driver 器件：可以选用 CMOS driver，如 EL7457 等
•ADC：可以选择 FPGA 内置或者外置

外部参考电路如下：

3. 软件平台
•电路仿真工具：ModelSim, VCS, Spectre 等
•建模工具：MATLAB 等

五、作品提交要求

1. 详细设计文档和完整代码以及电路设计文件。

2. 作品讲解及展示 PPT。

3. 作品展示视频。视频时长不超过 10 分钟，文件大小 100MB 以内。

六、评审点

指标	评审标准
创意与创新(20 分)	作品创意构想是否新颖巧妙，设计思路是否有突破性和创新性
性能（30 分）	作品设计性能是否满足指标要求
复杂度（20 分）	作品设计系统复杂度是否足够精简
完整度及可展示性（30 分）	作品功能演示是否成功及完整