系统设计师通常侧重于为应用选择最合适的数据转换器,在向数据转换器提供输入的时钟发生器件的选择上往往少有考虑。然而,如果不慎重考虑时钟发生器、相位噪声和抖动性能,数据转换器、动态范围和线性度性能可能受到严重的影响。 

 

系统考虑因素
采用 MIMO (多输入多输出)架构的典型 LTE (长期演进)基站如图 1 所示。该架构由多个发射器、接收器和 DPD (数字预失真)反馈路径构成。各种发射器 / 接收器组件(如数据转换器(ADC/DAC))和本振(LO)要求采用低抖动参考时钟以提高性能。其他基带组件也要求各种频率的时钟源。

 


图 1. 面向采用 MIMO 架构的典型 LTE 基站的时钟时序解决方案

 

用于实现基站间同步的时钟源一般来自 GPS (全球定位系统)或 CPRI (通用公共射频接口)链路。这种源一般拥有优秀的长期频率稳定性;但它要求把频率转换成所需的本地参考频率,以实现良好的短期稳定性或抖动。高性能时钟发生器可执行频率转换操作并提供低抖动时钟信号,在此基础上,这些信号可能会分配给各种基站组件。选择最佳时钟发生器至关重要,因为欠佳参考时钟会增高 LO 相位噪声,结果会提高发射 / 接收 EVM(误差矢量幅度)和系统 SNR(信噪比)。高时钟抖动和噪底也会影响数据转换器,因为它会降低系统 SNR 并导致数据转换器杂散辐射,从而进一步降低数据转换器的 SFDR(无杂散动态范围)。结果,低性能时钟源最终会降低系统容量和吞吐量。

 

时钟发生器技术规格
尽管关于时钟抖动的定义多种多样,但在数据转换器应用中,最合适的定义是相位抖动,其单位为时域 ps rms 或 fs rms。相位抖动(PJBW)是通过时钟信号相位噪声在载波特定偏移范围内的积分推导出来的抖动,计算公式如下:

 

 

fCLK 为工作频率;fMIN/fMAX 表示目标带宽,S(fCLK)表示 SSB 相位噪声。积分带宽的上限和下限(fMIN/fMAX)因具体应用而异,取决于设计敏感的相关频谱成分。设计师的目标是选择所需带宽中的积分噪声最低或者相位抖动最低的时钟发生器。传统上,时钟发生器的特性是在 12 kHz 至 20 MHz 积分条件下测得的,这也是光学通信接口(如 SONET)的指定要求。虽然这可能适用于一些数据转换器应用,但要捕获高速数据转换器采样时钟的相关噪声曲线,通常需要更宽的积分频谱,具体是指 20MHz 以上。在测量相位噪声时,噪声远远偏离载波频率。

 

例如,数据转换器采样实际使用的时钟频率一般称为远远偏离载波相位噪声。该噪声的限值通常称为相位噪底,如图 2 所示。该图所示为 ADI HMC1032LP6GE 时钟发生器的实际测量图。相位噪底在数据转换器应用中显得格外重要,其原因在于转换器 SNR 对其时钟输入端的宽带噪声极其敏感。当设计师评估时钟发生器选项时,必须把相位噪底性能作为一项关键基准指标。

 


图 2.HMC1032LP6GE 的相位噪声和抖动性能 

 

在图 2 中,工作频率为~160 MHz 时,积分相位抖动为~112 fs rms,积分带宽为 12 kHz 至 20 MHz,相位噪底为~–168 dBc/Hz。这里值得注意的是,在为数据转换器选择最合适的时钟发生器时,设计师不仅要参考频域的相位噪声测量值,同时也要参考时域的时钟信号质量测量值,比如占空比、上升 / 下降时间。

 

数据转换器的性能
为了描述时钟噪声对数据转换器性能的影响,不妨将转换器视为一个数字混频器,二者仅存在一个细微差异。在混频器中,LO 的相位噪声将添加到被混频的信号中。在数据转换器中,时钟的相位噪声将叠加到转换输出中,但受信号与时钟频率之比的抑制。时钟抖动会导致采样时间错误,表现为 SNR 下降。(时间抖动(T 抖动)即是采样时间中的 rms 误差,单位为秒)

 

在有些应用中,可能会利用时钟滤波器来减少时钟信号的抖动,但这种方法存在显著的缺陷:

 

滤波器虽然可能会消除时钟信号的宽带噪声,但窄带噪声却保持不变。

 

滤波器的输出通常是一个类似于正弦波的慢压摆率,会影响时钟信号对时钟路径内部噪声的敏感度。

 

滤波器消除了灵活性,无法更改时钟频率以实施多个采样速率架构。

 

一种更实际的办法是用一个拥有快压摆率和高输出驱动能力的低噪声时钟驱动器来最大化时钟信号的斜率。这种方法可以优化性能,原因如下:

 

消除时钟滤波器之后可以降低设计的复杂性,减少组件数量。

 

快速上升时间会抑制 ADC 时钟路径内部的噪声。

 

窄带和宽带噪声都可以通过选择最佳时钟源来优化。

 

可编程时钟发生器可实现不同的采样速率,因而可以增加解决方案对不同应用的适应能力。

 

超低时钟噪底至关重要。远远偏离载波的时钟抖动噪声在 ADC 中采样,并叠加进 ADC 数字输出频段中。该频段受奈奎斯特频率限制,后者定义为:

 


时钟抖动通常由 ADC 时钟信号的宽带白噪底所主导。虽然 ADC 的 SNR 性能取决于多种因素,但时钟信号宽带抖动的影响由下式决定:

 


如上式所示,与混频器不同,时钟抖动的 SNR 贡献与 ADC 模拟输入频率(fIN)成正比。

 

在驱动 ADC 时,时钟噪声受时钟驱动器路径中的带宽限制,一般由 ADC 时钟输入电容主导。宽带时钟噪声会调制较大的输入信号并叠加进 ADC 输出频谱中。时钟路径的相位噪声会降低输出 SNR 性能,降幅与输入信号的幅度和频率成比例。最差情况是,在存在小信号的情况下还存在较大的高频信号。

 

在现代无线电通信系统中,情况经常是,输入端存在多个载波信号,然后在 DSP 中对各目标信号进行过滤,以匹配信号带宽。在许多情况下,处于一个频率的较大的无用信号会与时钟噪声混合,结果会降低 ADC 通带中其他频率下的可用 SNR。在这种情况下,目标 SNR 为所需信号带宽中的 SNR。另外,上面的 SNRJITTER 值实际上是相对于最大信号(通常是一个无用信号或阻塞信号)的幅度的。

 

所需目标信号频段中的输出噪声取决于:

 

在给定输入频率下,计算时钟噪声和较大无用信号条件下 ADC 性能的降幅;例如,计算 ADC 全带宽中的 SNR。

 

用所需信号带宽与数据转换器全带宽之比计算所需信号带宽中的 SNR。

 

基于无用信号在满量程以下的幅度增大该值。

 

步骤 b 的结果只是为了按以下方式修正前面所示的 SNR 等式:

 

 

SNRJITTER:在存在频率为 fin 的大信号且采样速率为 fs 的条件下,时钟抖动在带宽 fBW 中的 SNR 贡献。

fIN:满量程无用信号的输入频率,单位为 Hz。

TJITTER:ADC 时钟的输入抖动,单位为秒。

fBW:所需输出信号的带宽,单位为 Hz。

fs:数据转换器的采样速率,单位为 Hz。

SNRDC:数据转换器在直流输入条件下的 SNR,单位为 dB

 

最后,在存在满量程阻塞信号的条件下,目标信号频段中的最大可用 SNR 只是抖动与直流贡献噪声功率之和。

 

例如,对于 ENOB 为 12.5 位(直流)或者 SNR 为 75 dB 的 500 MSPS 数据转换器,则在相当于采样速率一半的带宽中在 250 MHz 的频率下进行评估。如果目标信号的带宽为 5 MHz,则在接近直流时的可能 SNR (带宽为 5 MHz,时钟完美)为 75 + 10 × log10 (250/5) = 92 dB。

 

然而,ADC 时钟并不完美;根据图 3 所示,在 5 MHz 所需信号带宽中的性能下降效应为 x 轴频率下大无用信号输入的函数。随着抖动的增加,无用信号的影响变得更加严重,随着输入频率的增加,情况同样如此。如果无用信号的幅度下降,可用 SNR 将按比例增加。

 

图 3.ADC SNR 与时钟抖动和输入频率的关系

 

例如,如果在 200 MHz 输入下对一个满量程 5 MHz 无用 W-CDMA 信号进行采样,采用一个高质量的 500 MHz 时钟(如 HMC1034LP6GE),且运行于整数模式下时抖动为 70 fs,则附近 5 MHz 通道中的 SNR 约为 91 dB。相反,如果时钟抖动降至 500 fs,则同一数据转换器和信号只会表现出 81 dB 的 SNR,相当于性能下降 10 dB。

 

在 400 MHz 下把同一信号输入数据转换器,70 fs 的时钟会产生 88 dB 的 SNR。类似地,在 500 fs 的时钟下,SNR 值会降至仅 75 dB。


为时钟生成和数据转换选择正确的组件可使您从给定架构中获得最佳的性能。在选择时钟发生器时要考虑的重要标准有相位抖动和相位噪底,它们会影响被驱动的数据转换器的 SNR。正如分析所示,对于选定的时钟发生器,其低相位噪底和低积分相位抖动特性有助于最小化多载波应用中 SNR 性能在较高 ADC 输入频率下的降幅。