CEA-Leti 本周在 IEDM 2020 上发表了两篇论文,证实了将 3D 架构和电阻性随机存取存储器(RRAM)结合用于内存计算(IMC)的优势,以及它们在 Edge-AI 和神经网络中的应用。这些项目旨在研究利用 3D 优势降低设备能耗以及数据传输过程中能量损失的不同方法。

 

“今天,诸如高密度 3D 交叉开关 RRAM 之类的存储级存储器对于需要大量片上存储器的应用来说是有前途的,”论文的 3D RRAM 具有用于存储器的全能门(GAA)堆叠纳米片晶体管 - 计算。“ RRAM 具有高密度,良好的可扩展性,较低的工作电压以及易于与 CMOS 器件集成的特点,因此是领先的候选产品。RRAM 的另一个吸引人的方面是其执行用于内存和神经形态计算的原始布尔逻辑运算的能力。但是,如果 1T1R 设计是 IMC 的最可靠架构,则单元尺寸仍受常规访问晶体管的限制。”

 

在那篇论文中,科学家提出了一种新颖的 3D 存储多维数据集技术,该技术针对非易失性,高密度,高操作并行性以及与 CMOS 的集成度,使其对存储级存储器和 IMC 极具吸引力。内存多维数据集基于一个晶体管 / 一个 RRAM(1T1R)位单元。1T1R 体系结构得益于为高级 CMOS 开发的垂直堆叠纳米片(NS)晶体管的高密度,该晶体管具有出色的 3D 集成可扩展性。

 

在该项目中,CEA-Leti 建立了技术设计基础(工艺流程仿真,设计套件开发,位单元布局和 SPICE 建模),使科学家能够评估 3D 内存拓扑定义。然后,他们制造了关键的基本器件:无结纳米级晶体管和基于 HfO2 的 OxRAM。最后,进行了 SPICE 仿真,以评估 3D RRAM 多维数据集执行多达四个操作数的布尔运算的能力。这种方法共同优化了技术和设计。

 

这项工作的一个关键输出是估计的位单元大小为(23.9×F2)/ N,其中“ N”是堆叠的层数,“ F”是最小特征尺寸。研究结果表明,当堆叠的层数大于六层时,此 1T1R 技术与交叉开关存储密度具有竞争力。直接在此存储多维数据集中执行布尔运算的能量在 nanojoul(nJ)范围内,最多包含四个操作数。该研究小组还比较了编程存储器和计算数据的不同方法,并证明了“双重编码”方案的能源效率是写验证方法的两倍。

 

该论文的作者 Sylvain Barraud 表示:“该项目中内置的 3D 1T1R 存储立方体标志着该技术首次被提出来结合 GAA 堆叠纳米片晶体管和 RRAM 这两种新兴技术。” “这为高端逻辑和高密度非易失性存储器在同一芯片上的紧密集成开辟了道路。”

 

第二篇论文《神经网络的高密度 3D 单片集成多 1T1R 多层单元》介绍了一个 CEA-Leti 项目,该项目将 3D 单片集成晶体管与具有多层单元(MLC)编程功能的 RRAM 相结合。这项工作表明,将 3D 单片集成,多个 1T1R 结构与 MLC 编程相结合,每个 RRAM 可以实现多达 9 个电导水平。因此,可以以比标准 1T1R 平面 RRAM 单元高 4.75 倍的密度来存储信息。

 

这项研究的主要目的是发现 MCL 编程的局限性,并使用 MLC 和 3D 技术实现高密度 RRAM 阵列。

 

“该团队表明,通过在阵列级别使用广泛的特性,MLC 编程后的电导松弛是存储应用的限制因素,而不是器件间或周期间变化的限制因素,” Eduardo Esmanhotto 说。纸。对于这种应用,这种现象将每个 RRAM 的存储限制为 2 位。相反,神经网络推理可以抵抗松弛,因此,每个 RRAM 编程九个级别(相当于 3.17 位)是有利的。”

 

CEA-Leti 的 Edge AI 程序经理 Elisa Vianello 表示,这两篇论文证实,将 3D 架构和 RRAM 用于 IMC 相结合,可以开发用于 AI 应用的低功耗硬件。对于 IMC 和 MLC 编程,使用晶体管作为访问设备而不是后端选择器是一种更为成熟和可靠的解决方案。此外,3D 集成还为访问晶体管限制存储单元尺寸的问题提供了答案。