环绕式栅极FET终将取代FinFET,但这种转换注定成本高昂且过程艰难。

 

一些代工厂正在开发基于下一代环绕式栅极晶体管技术的新工艺,包括更先进的迁移率更高的版本,但是,将这些新的尖端技术投入生产注定是艰难且成本高昂的。

 

英特尔、三星、台积电和其它公司正在为3纳米和2纳米节点时的芯片制造从今天的FinFET过渡到新型的环绕式栅极场效应管(GAA FET)奠定基础,GAA FET预计将在明年或者2023年投入生产。这种新工艺据信性能更好、功耗更低、漏电也更低,当FinFET到了3纳米之后开始后继乏力时,GAA FET将挑起芯片制造的大旗。但是,尽管它被认为是FinFET的下一代进化型的版本并且已经经过了多年的研发积累,但是,对于芯片行业来说,采用任何一种新型的晶体管或者材料都是一桩大事。所以,芯片制造商们一直在尽可能延长老工艺的生命,推迟新工艺的引入,但是,到了这个节骨眼上,为了进一步缩小半导体工艺尺寸,采用GAA FET已经势在必行。

 

尽管供应商目前只专注于其中一种被称为纳米片FET版本的GAA,但是实际上,业界正在研发中的GAA架构有好几种类型。纳米片FET的侧面就是finFET,然后有一个环绕着它的栅极,从而能够以较低的功耗实现性能更高的芯片。

 

 
图1:平面晶体管、FinFET以及全环绕栅极FET  资料来源:Lam Research

 

“GAA技术对于晶体管尺寸的持续缩减至关重要。3nm GAA的一个关键特性是其阈值电压可以低至0.3V。与3nm finFET相比,这使得它能够以更低的待机功率实现更好的开关效果,” IBS首席执行官Handel Jones说。 “基于3nm GAA的产品设计成本与3nm finFET不应该有多么明显的差异。但是,这里的关键挑战是GAA的IP认证,它的成本将是3nm finFET成本的1.5倍。”

 

转向任何新的晶体管技术都是具有挑战性的,而且不同代工厂推出纳米片FET的时间表也有所不同。例如,三星目前正在交付基于7nm和5nm 

 

finFET工艺的各种产品,它计划在2022/2023年推出3nm纳米片FET。而台积电则计划将finFET继续扩展到3nm,并在2024/2025年迁移到2nm纳米片FET工艺上。英特尔和其他公司也正在研究纳米片FET,但目前并没有明确的推出时间表。

 

纳米片FET包含多个组件,其中包括一个允许电子流过晶体管的通道。首款纳米片FET将由传统的基于硅的沟道材料组成,但下一代版本将可能包含所谓的高迁移率沟道材料。这些材料使得电子能够在通道中更快地移动,从而提高了器件的性能。

 

高迁移率通道并不是什么新鲜事物,它已经在晶体管中使用了很多年。但是把这些材料用在纳米片FET中带来了集成方面的挑战,供应商正在采取不同的方法来解决这项挑战:

 

在IEDM上,英特尔发表了一篇有关带有应变硅锗(SiGe)沟道材料的纳米片pMOS器件的论文。 英特尔使用所谓的“通道优先”工艺开发纳米片器件。
IBM正在使用不同的后通道工艺开发类似的SiGe纳米片。


其他通道材料也正在研发中。

 

芯片缩放的挑战


随着工艺几何尺寸的减少,有能力制造先进节点芯片的公司也越来越少了,每一代新节点的价格越来越昂贵。台积电最先进的300mm晶圆厂耗资已然高达200亿美元。

 

几十年来,IC行业一直遵循摩尔定律而发展,每18至24个月晶体管密度翻倍,以便在芯片上增加更多功能。但是,随着每一代新工艺节点成本的增加,晶体管密度增加的节奏已经放慢了。最初,业界是在20nm处感到力不从心的,当时的平面晶体管已经后继乏力,需要用当时新一代finFET代替,现在,随着GAA FET的引入,摩尔定律的脚步可能会进一步放缓。

 

FinFET极大地改善了22nm和16/14nm的电流泄漏。Lam Research大学项目主管Nerissa Draeger说:“与以前的平面晶体管相比,鳍片通过栅极在三侧接触,可以更好地控制鳍片中形成的沟道。”

 

但是,到了7纳米以下,静电泄漏再次成为越来越严重的问题,功率和性能的代际优势也开始减少。过去,芯片制造商可以预期晶体管的规格尺寸将降为原来的0.7倍,在相同功率下性能提高40%,面积减少50%。但是现在,每一代的性能提高幅度只能限制在15%到20%之间,并且需要更复杂的工艺,新材料和不同的制造设备才能达成这些结果。

 

为了降低成本,芯片制造商已经开始部署比过去更加异构的新架构,并且他们对于在最新的工艺节点上制造什么变得越来越挑剔。并非所有芯片都需要finFET。模拟、RF和其他器件可以围绕更成熟的工艺构建,并且仍然有很高的需求。

 

但是数字逻辑器件仍需要继续缩放,新的晶体管结构正在以3nm及以下进行研发。最大的问题是,有多少公司将继续为不断缩小的工艺尺寸特征而买单呢,以及如何有效地将这些基于先进节点工艺的芯片与更成熟的工艺集成到同一封装或系统中呢。

 

联华电子业务发展副总裁伍尔特说:“这实际上与芯片经济学有关。尖端节点的晶圆成本是个天文数字,因此,很少有客户和应用能够负担得起昂贵的工艺技术的费用。即使对于负担得起成本的客户而言,他们的某些裸片尺寸也与晶圆的最大掩膜尺寸相抵触。当然,这会带来产量上的挑战。”

 

各类芯片对成熟节点和先进节点的需求一样巨大。D2S首席执行官Aki Fujimura表示:“芯片行业存在分歧,超级计算需求(包括深度学习和其他应用)对3nm、2nm及以下工艺尺寸的计算能力永无餍足,与此同时,物联网和其他大批量、低成本的应用将继续使用成熟节点工艺。”

 

为什么使用纳米片?


但是,先进节点工艺仍然有几个障碍需要克服。当鳍片宽度达到5nm(等于3nm节点)时,FinFET便已经接近了其实际极限。finFET的接触聚间距(CPP)达到了约45nm的极限,金属节距为22nm。CPP的测量范围是从一个晶体管的栅极触点测量到相邻晶体管的栅极触点。

 

一旦finFET丧失作用,芯片制造商将迁移到3nm/2nm的纳米片FET上。FinFET仍然适用于16nm/14nm至3nm的芯片,而平面晶体管将仍然是22nm及以上工艺节点的主流技术。

 

环绕式栅极不同于finFET。Lam的Draeger解释说:“GAA晶体管是一种经过改进的晶体管结构,其中,栅极从各个侧面接触沟道,并能够实现连续缩放。早期的GAA器件将使用垂直堆叠的纳米片。它们由单独的水平纳米片构成,四周均由栅极材料包围。相对于finFET,它改进了对通道的控制。”

 

在纳米片FET中,每个小纳米片都构成一个通道。第一代纳米片FET将在pFET和nFET器件上使用硅基沟道材料。第二代纳米片很可能将在pFET器件上使用高迁移率的材料,而在nFET器件上继续使用硅。

 

纳米片FET由两个或更多的纳米片组成。最近,Letti展示了具有七张薄片的纳米片FET。Leti的高级集成工程师Sylvain Barraud在论文中说,七片式的GAA与“通常的2级堆叠纳米片GAA晶体管相比提供了3倍的性能改进”。

 

从表面上看,在3nm节点上,finFET和纳米片之间的缩放优势似乎差不多。第一代3nm纳米片FET可能具有44nm CPP,栅极长度为12nm。

 

但是,纳米片比finFET具有许多优势。使用finFET时,器件的宽度是量化的。但是,在纳米片中,IC供应商有能力改变晶体管中纳米片的宽度。例如,宽的纳米片能够提供更大的驱动电流和更高的性能。窄的纳米片驱动电流较小,但占用的面积也较小。

 

Imec CMOS技术高级副总裁Sri Samavedam说:“GAA架构改善了有利于进一步缩小栅极长度的短通道控制,而堆叠的纳米片则提高了每个管脚上的驱动强度。”

 

代工厂正在开发纳米片FET,为客户提供各种选择,同时也带给了他们一些选择上的困难。

 

按照今天的现状来说,三星计划在2022/2023年推出全球首个3nm纳米片。“第一次生产有大概一半的概率会发生在2022年第四季度,D₀<0.08的大批量生产有60%的可能性发生在2023年第二季度到第三季度之间。” IBS的琼斯说。

 

但是,转到新的晶体管会带来一些成本和上市时间上的风险。考虑到这一点,客户还有一些其他的选择。例如,台积电计划将finFET扩展到3nm,然后再过渡到纳米片上。

 

琼斯说:“三星显然是3nm GAA的领跑者,但台积电也在为2024至2025年的2nm GAA积极准备。台积电展示了出色的营销技巧,吸引了许多大客户在其3nm finFET工艺上实施其设计。”

 

无论如何,开发5nm/3nm及以下工艺尺寸的芯片的成本是个天文数字。 因此,客户正在寻找替代方案,例如先进封装技术。

 

“随着芯片规模的缩小,越来越难以在新节点上使用更小的晶体管,重点已转移到其他领域,在这些领域中,您可以受益于更低的功耗、速度和更高的封装面积。” CyberOptics总裁兼首席执行官Subodh Kulkarni说。

 

制作纳米片


到某个时候,所有领先的IC供应商都将迁移到诸如纳米片之类的GAA体系结构上,这种体系结构不仅新颖,而且将涉及到各种制造上的挑战。

 

“就像从平面晶体管到finFET的过渡一样,从finFET到GAA的过渡注定也将是艰难的,但是这次过渡只有几种非常具体的方式,” Lam Research计算产品副总裁David Fried说。 “转向finFET时,最大的挑战是优化垂直侧壁上的器件,因此出现了许多表面准备和沉积挑战。


现在,使用GAA,我们必须在结构的底部优化器件。同样会面临表面准备和沉积挑战,而且在这里将变得更具挑战性。”

 

蚀刻(一种去除结构中材料的工艺)在这里也面临挑战。 Fried说:“对于平面器件来说,通常很清楚何时需要各向同性(共形)的工艺而不需要各向异性(定向)的工艺。使用finFET工艺时,这个问题变得有些棘手,到了使用GAA时,这个问题变得更加非常棘手了。例如在纳米线/片材下方进行蚀刻时,这些地方同时需要各向同性和各向异性。这将成为工艺和集成上的挑战。”


 
图2:堆叠纳米片FET的工艺流程。 资料来源:Leti//Semiconductor Engineering

 

在一次工艺流程中,制作纳米片FET的第一步是在一个基板上形成一个超晶格结构,然后使用一个外延工具在基板衬底上沉积交替SiGe和硅层。至少要堆叠三层SiGe和三层硅。

 

下一步是在超晶格结构中制作微小的垂直鳍片。每个鳍片彼此分开并且留有空间。在晶圆厂流程中,使用极紫外(EUV)光刻技术对鳍片进行图案化,然后进行蚀刻。

 

Onto Innovation战略产品营销高级总监Scott Hoover表示:“GAA晶体管的性能取决于其最弱的通道,因此需要单独的纳米片尺寸控制度量技术。通过超晶格形成鳍片需要对厚度、成分和硅片CD进行单独的层级控制。”

 

接下来便是更为困难的一步了-形成内部的间隔层。首先,使用横向蚀刻工艺使超晶格结构中的SiGe层外部凹陷。这样会产生小空间,然后以电介质材料填充它。

 

TEL资深技术成员Robert Clark说:“因为没有蚀刻终止点,所以控制内部间隔层凹槽蚀刻的工艺变化非常困难。理想情况下,您只想在纳米线之间蚀刻牺牲层外延部分,使之穿过侧壁间隔层即可,然后以电解质内部间隔层接替该外延层。这是关键的〜5nm凹陷蚀刻,这里视线所不及,也没有蚀刻终止层,这就相当于在没有安全网的地方走钢丝一样。”

 

还有一些其它的挑战。“内部间隔层模块对于定义最终晶体管的关键功能至关重要,对该模块的控制对于最大程度地减少晶体管的可变性至关重要。内部间隔层模块可控制有效栅极长度,并将栅极与源极/漏极Epi隔离开,” KLA工艺控制解决方案总监Andrew Cross说。“在该模块中,SiGe会凹进去,然后内部间隔层会沉积并凹陷。 在内部间隔层形成的每个步骤中,精确控制凹口和最终间隔层凹槽的形状和CD对确保正确的器件性能至关重要。 而且,需要控制堆叠层中每个单独的通道。”

 

接下来便是形成形成源极/漏极,接着便是沟道释放工艺。 为此,使用蚀刻工艺去除超晶格结构中的SiGe层,蚀刻完成后,剩下的便是构成通道的硅基层或片。

 

“这个步骤是GAA的结构之间彼此分离的地方,可能会导致具有挑战性的掩埋缺陷,例如纳米片之间的残留物,纳米片的损坏或与纳米片本身相邻的源/漏区的选择性损坏。”Cross说。

 

还有一些更多的挑战。Onto的Hoover说:“释放通道需要对片的高度、拐角腐蚀和通道弯曲进行单独控制。”

 

高k/金属栅材料沉积在这些结构中。最后一步,形成铜互连,最终制成纳米片FET。“其他可能改变的模块是器件的底部隔离和用于容纳纳米片的功函数金属/层,但是这些模块主要依赖于行业中已知的或成熟工艺,并且认为不像内部间隔层的形成那么困难。当然,随着器件的缩放,即使模块不是全新的也没有发生根本性的变化,它们的制造也会变得越来越困难。”

 

高迁移率设备


第一代纳米片FET将结合基于硅的沟道。从理论上讲,这些纳米片比finFET更好,但事实并非总是如此。

 

“从finFET到纳米片,我们观察到电子迁移率(对于nFET)有了很大的提高。问题是pFET的空穴迁移率却出现了下降。这就是我们需要解决的问题。” IBM器件与单元工艺研发经理Nicolas Loubet在一次演讲中说。

 

换句话说,芯片制造商需要提高纳米片中pFET的性能。 因此,供应商正在开发具有改进的pFET的第二代纳米片FET。第二代纳米片将继续在nFET上使用基于硅的沟道,因为对nFET而言,它们提供的性能远远足够了。

 

而在pFET上,芯片制造商正在研究高迁移率沟道材料。领先的材料竞争者是SiGe,除此之外,III-V材料,锗和其他技术也正在研发中。

 

英特尔器件工程师Ashish Agrawal在论文中说:“由于其优异的空穴迁移率和考虑到批量生产的成熟工艺,应变SiGe最近有望在pFET通道中替代硅。”

 

为了将这些材料集成到器件中,芯片制造商在晶圆厂中实施了所谓的应变工程工艺。应变是一种施加到硅上以改善电子迁移率的应力。

 

应变工程并不是什么新鲜事物。多年来,芯片制造商一直在沟道中使用SiGe合金应力源以提高载流子迁移率。IBM高级研究员Shogo Mochizuki表示:“应变工程已成为CMOS技术的关键技术之一。 从90nm节点开始,源极-漏极外延生长会在沟道中引起应变,从而有助于改善迁移率。这种技术在finFET中得到了继续使用。”

 

因此,芯片制造商自然会在下一代GAA晶体管中引入应变SiGe沟道材料,但这增加了一些新的挑战。 “我们建议用沟道SiGe代替沟道硅。这可以帮助增加应力和迁移率。此外,这项创新技术还帮助超低Vt器件获得了卓越的可靠性,这是源漏外延基本型应变技术无法提供的。” Mochizuki说。 “使用新型沟道材料的纳米片所面临的最大挑战是确保材料的均匀性和结构完整性,以及确保新型沟道材料与下游工艺的兼容性。”

 

最重要的是,有几种方法可以开发SiGe pFET沟道,包括先形成沟道和后形成沟道。

 

在IEDM上,英特尔发表了一篇关于基于应变松弛缓冲器(SRB)的SiGe纳米片pMOS器件的论文。纳米片沟道基于压缩应变的SiGe,同时掺杂了Si0.4Ge0.6混合物。 pMOS器件的纳米片厚5nm,栅极长度为25nm。

 

对于这种情况,会在常规纳米片工艺的早期或第一阶段形成沟道。在许多层面上来说,这是SiGe沟道优先形成工艺。

 

英特尔的工艺始于300mm的衬底。在衬底上生长基于SiGe的SRB层。然后,在SRB层上交替生长压缩Si0.4Ge0.6层和拉伸硅层。

 

这将创建一个超晶格结构,该结构构成了pFET的SiGe沟道的基础。英特尔公司的Agrawal表示:“在这项工作中,我们展示了一个埋入式Si0.7Ge0.3 SRB整体应力源,它可以在Si0.4Ge0.6 pFET纳米片中引起压缩应变,从而增强了空穴传输能力。”

 

SRB的另一个术语是虚拟衬底。传统上,硅衬底决定了沉积或生长在其顶部的所有外延层的晶格常数。沟道和源极/漏极中应变的性质取决于该层相对于硅衬底之间的晶格常数的相对差异。” Agrawal说。对于SRB或虚拟衬底,我们通过在硅衬底顶部生长松弛的Si0.7Ge0.3缓冲层来改变衬底本身的晶格常数。沉积在此缓冲区顶部的所有后续层将相对于Si0.7Ge0.3应变。通过以松弛的Si0.7Ge0.3缓冲器形式改变衬底的晶格常数,我们可以实现应变的纳米片CMOS。”

 

其他公司则采取了不同的沟道形成方案。例如,在IEDM上,IBM发表了一篇关于带有应变SiGe沟道的纳米片pFET的论文,使用了最后形成沟道工艺。

 

使用这种方法,IBM的pFET纳米片证明了峰值空穴迁移率提高了100%,相应的沟道电阻降低了40%,同时亚阈值斜率保持在70mV /dec以下。


 
图3:沿栅极柱M1外延生长4nm厚Si0.65Ge0.35的堆叠式SiGe NSs沟道的截面STEM图像和EDX元素图。 Wsheet = 40nm。 资料来源:IBM

 

IBM是在工艺的后半程而不是一开始就形成了SiGe沟道。 “我们意识到,在工艺早期就开始进行SiGe生长外延对应变是无效的。这也给集成过程带来了复杂性和成本。” IBM的Mochizuki说道。 “通过我们的新技术,SiGe层中的应变得以保留。之所以如此,是因为我们采用的是最后生成SiGe外延的方案,这对于提高性能至关重要。

 

更具体地说,IBM在稍晚的阶段形成沟道,而且是在沟道释放工艺之后。“沟道释放后,对硅纳米片进行水平和垂直修整。然后,我们在修整后的硅纳米片周围环绕一个选择性的SiGe包裹层,称为SiGe覆层。” Mochizuki说。最终的结构是有一个SiGe覆层和一个薄的硅纳米片芯。通过将载流子限制在SiGe覆盖层内,我们可以在应变的SiGe沟道层中提高载流子迁移率。”

 

结论


栅极环绕型FET面临若干制造上的挑战,而且其成本非常之高,以至于目前尚不清楚有多少芯片制造商可以负担得起这个成本。不过幸运的是,对于提高芯片性能来说,它并不是唯一的选项。先进的封装和新的器件架构几乎可以肯定会在当前及未来的器件中发挥更大的作用。

 

但是,没有任何一种技术能够满足所有需求。所以,至少就目前而言,芯片行业对所有这些新技术都持开放式心态。

 

作者:MARK LAPEDUS

编译:与非网