上海ICRD关于5nm FinFET工艺性能影响因素和基于应变硅工艺改进方案的研究成果发布于2020年中国国际半导体技术大会,研究探索了外延层Ge含量、掺杂以及鳍高等因素对性能的影响并找到了获得最佳空穴迁移率的“甜蜜点”,有望助力FinFET工艺的优化改进。

 

研究背景

在过去的几十年里,从几微米到现在的几纳米,CMOS集成电路制造工艺一直在不断缩小。自22纳米技术节点由英特尔公司首次实现FinFET结构器件的量产,台积电、三星相继开发量产了16/14 nm FinFET工艺节点,并开发至如今的5nm工艺,成为集成电路先进工艺的领头羊。

 

当工艺节点发展到亚5nm阶段,由于关键尺寸、栅极长度缩小造成的短沟道效应,诸如弹道输运、量子限制效应等物理效应的影响已经不可忽视。为抑制短沟道效应影响以获得更好的器件性能,硅晶绝缘(SOI)、应变硅*等工艺改进方案出现。

 

然而在晶体管特征尺寸缩小到纳米级,对沟道施加应力的技术难度很高,在5nm节点,影响应力和迁移率的物理因素十分复杂,探寻出一个技术上可行、工艺上可靠的施加应力的方法,成为了应变硅技术发展的迫切任务。

 

上海集成电路研发中心(ICRD)研发团队研究了pMOS器件在不同影响因素下的有效空穴迁移率,其成果以“The Factors that Inflence the Effective Mobility in 5 nm pMOS Finfet Design”为题发表于去年6月举办的2020年中国国际半导体技术大会(英文缩写CSTIC),于年底公开其内容,课题组成员包括尚恩明、罗鑫、丁宇、胡少坚、陈寿面、赵宇航,尚恩明为本文通讯作者。

 

*应变硅:即Strained silicon,通过增大MOS管栅极使沟道硅原子间距增大,减小电子通行所受到的阻碍,载流子得以更顺利地在源极和漏极之间流动,器件整体发热量和能耗都会降低,而运行速度则得以提升。

 

研究内容

本项研究中,团队重点研究了5nm节点的FinFET应力和有效迁移率的相关影响因子,结果表明在衬底晶向/沟道晶向为(100)/<110>器件拥有最佳的沟道应力和空穴迁移率;而漏源区外延层对于pMOS应力的形成具有重要影响,种子外延层的Ge含量与体外延中的磷掺杂对于提高空穴迁移率起到了重要作用,Ge含量最佳值在40%左右。此外,团队还对鳍高的影响进行了研究,发现在50nm高度时器件可达到最佳的饱和空穴迁移率。

 

5nm FinFET的关键参数情况

 

滑动查看种子外延层Ge含量与应力和迁移率关系

 

外延层中Ge含量分布图

 

掺杂度与电导率gd与有效迁移率μeff的关系图

 

 

前景展望

在2020年,台积电和三星的5nm FinFET工艺相继量产,与此同时,基于7nm工艺的产品依然有着旺盛的生命力。可以预见,在斥巨资研发新制程的同时,前代工艺因成本下降和良率稳定的特点,也会持续散发生命力,而围绕其展开的工艺改进和性能优化也会持续进行。也是在这一年,中国大陆的集成电路产业遭遇了美国的强力围剿,先进制程的研发进度也随之放缓,但无论产业或研究领域,诸如本文所介绍的ICRD围绕5nm工艺性能影响因素的研究项目,围绕先进制程开发的仍在艰难中前行,这些成果也将在未来成为大陆集成电路产业进步的强大助力。

 

团队介绍

上海集成电路研发中心(ICRD)成立于2002年,是国家支持组建、产学研合作的国家级集成电路研发中心。ICRD由中国集成电路相关企业集团和高校联合投资组建而成,是一个独立的面向全行业集成电路企业、大学及研究所开放的公共研发机构。

 

ICRD掌握了多个技术代的工艺技术和知识产权;通过设立产业界共性技术研发项目,进行FinFET器件及工艺、5nm以下纳米线晶体管等新器件和工艺技术的联合研发;开展产学研合作,研发晶体管级3D堆叠、量子点传感器等前沿技术和产品。与此同时,ICRD通过不断完善设备设施条件,加强国际合作,建成了中国条件最好的集成电路人才实训基地,并对全行业和高校开放。

 

论文原文链接:

https://ieeexplore.ieee.org/document/9282475