通过物理IP组装系统正在引起人们的关注,但是在此之前,还需要解决技术、商业和物流方面的一些问题。

 

在过去的几个月里,Semiconductor Engineering研究了2.5D和3D系统设计的若干层面和一些新兴的标准,以及业界为使这一系统得到更广泛的采用而采取的步骤。文章的最后重点讨论了这类系统的潜在问题,以及该技术在可以进入可持续的大众市场之前需要解决的一些问题。

 

先进封装被认为是最有可能延续摩尔定律寿命的技术路径,但它仍然面临着一些尚待克服的挑战-对不知情的人来说它还有几个潜在的陷阱,其中一些是技术上的,一些是商业上的,还有一些则只是因为必要的技能分别掌握在不同的人手中,这意味着彼此间的孤岛可能会造成知识鸿沟。

 

到目前为止,业界将大部分精力都重点放在了功能的实现上,包括应该如何划分设计以及如何在逻辑上将它们重新融合在一起。这些工作的主要成果体现在几家垂直整合公司的产品上。在进行必要的分析时,这些公司通常会使用其传统的工具链。但是,只有您可以完全接触到所有设计模块时,您才可以完成划分设计并重新整合的工作,这就是为什么IDM会成为第一个使用小芯片的尝鲜者的原因。

 

Ansys产品营销总监Marc Swinnen表示:“在应用先进封装时,仅仅考虑对功能的划分及耦合是远远不够的,您还必须对整个系统进行电磁、热、信号完整性、翘曲和机械应力的分析。这些分析必须协同一致地进行,这将推动EDA设计流程的重大变化。”

 

封装领域活跃着大量的开发活动。Cadence公司IC封装和跨平台解决方案产品管理小组主管John Park表示:“小芯片是一种从逻辑上划分系统的方法,而封装技术则是一种将物理实体组合在一起的方法。在我看来,它们不是一回事。比如说,如果你采用的是无凸块封装技术,那么今天这些小芯片便无法工作,因为它们使用了微型凸块。您可以将小芯片与3D堆叠的未来分开对待,它们之间有松散耦合的联系,但它们不是一回事。”

 


图1:使用中介层的小芯片系统。资料来源:Cadence

 

尽管不是一码事,小芯片和3D封装确实存在许多共同的问题。 Synopsys产品营销总监肯尼斯·拉森(Kenneth Larsen)表示:“据我所知,芯片组装格式有很多,但它们都不支持功率建模或热建模。当您开始把一些物理实体堆叠封装在一起时,这种建模恰恰正好是您所迫切需要的。散热和功率分配都是大问题。”

 

业界完全同意这种看法。“ 3D-IC的致命问题是功耗,” Ansys的Swinnen说。“尽管在系统级和电路板级设计中,温度分析问题变得更为普遍了,但是,在目前的芯片行业中,它通常是为了事后补救才想到的事情。现在,它已成为3D系统设计人员的研究前沿和工作中心。您需要更复杂的热分析。温度边界条件、供电网络的电功率设定点在这些大型结构中非常复杂-所有这些都必须一起模拟,才能收敛出一个合适的解决方案。”

 

热分析也仅仅是个开始。 “一旦完成了功率和热分析,就可以评估这些元素的差异膨胀,” Swinnen补充道。 “这引发了有关这些设计的翘曲、热膨胀和机械完整性的问题。”

 

对于现有的芯片开发团队,还有一些无法预测的未知数。 CHIPS联盟执行总监Rob Mains表示:“这些因素使后端工程师、物理设计工程师或与工艺相关的工艺工程师感到不安。架构设计师将提出一些理论上听起来不错的想法,但可能不切实际。当您开始引入后端人员,包括物理设计团队、电气分析团队或工艺团队、封装团队时,这些问题就会开始出现。”

 

将小芯片放在一起也有几个相关的问题。其中之一是物理尺寸。“比特或分块的大小是个问题,” Arteris IP的研究员兼系统架构师Michael Frank说。 “对于将比特或小分块安装在基板衬底上的小芯片或2.5D来说,这可能不是问题,但它给3D带来了更多挑战。我们要处理的是沙粒甚至是灰尘。电路的搭建需要更强的鲁棒性。”

 

要处理的不仅仅是空间尺寸的问题。Synopsys公司高速SerDes高级产品经理Manmeet Walia说:“光互联网论坛(OIF)正在研究其中的一些问题。例如,他们正在定义静电放电(ESD)标准。与现有芯片-芯片环境相比,保护功能少得多时它的重量也要轻得多。”

 

小芯片的灵敏度和鲁棒性需要进行特殊处理。“在运输过程中,必须将它们放在干燥的氮气中以保护它们,” Arteris的Frank说道。“所有的保护问题都有各自相应的层级,构建了数百万个系统的从业者也许可以应对它。看一下芯片的现有保护机制,如果您使用的是5nm芯片,那么即使供电电压低至3V也无法工作,因为5nm芯片中的氧化物无法承受这种电压。另外,这些芯片中的ESD保护仅在设备通电时才起作用。如果不加电,则完全容易受到ESD的影响。”

 

另一个尚在讨论中但尚未解决的问题是测试。如何在封装之前确保裸片是良好的,以及如何测试整个封装是否良好? Mixel总裁兼首席执行官Ashraf Takla说:“内置自测(BiST)一直是SoC的重要要求,而自测功能对于在系统中使用小芯片至关重要。必须在晶圆级以及封装后测试小芯片。这些是其他应用(例如汽车和医疗)的类似测试要求。”

 

小芯片需要不同的测试方法。 “IP必须具有大量严格的测试和诊断能力,” Walia说。 “他们必须这样做,因为所有的东西都在裸片内,所有的测试也都需要在裸片中完成。即使我们看着自己的测试芯片,我们自家封装好了的测试芯片,对外的连接器上也没有信号发出来时,我们应该知道,一切测试都在裸片内悄悄地进行着。现在的IP具有许多测试功能,而不仅仅是标准的BiST和循环测试。我们需要采用多种不同的方式对这些IP进行压力测试,例如不断变换参考值、电压以及无损检测。在进行了测试并确保裸片良好之外,我们还必须构建冗余,因为当您构建具有中介层或有机基板的完整封装时,要知道每个模块可能价值高达100美元,当您将这些封装在一起时,在这个过程中也可能会有断线的情况。”

 

除了行业解决方案外,DARPA项目也在尝试解决其中一些问题。 “最先进的异构集成原型(SHIP)计划包括能够创建封装和测试所需的所有技术,”英特尔可编程解决方案小组CTO办公室高级总监Jose Alvarez说。“然后是快速确定的微电子原型(RAMP),它正在寻求推进微电子物理后端设计方法。这清楚地表明,美国政府非常鼓励国内半导体产业发展达到可以长期持续发展的水平。”

 

IP的改变


小芯片无疑带来了新的挑战,但它们也为IP行业提供了新的机遇。“由于2.5D小芯片并没有从根本上改变大多数组件IP(例如CPU、GPU或NPU)的性质,因此其IP的设计或验证方法没有多少变化,” Arm技术研究员兼副总裁Peter Greenhalgh说。 “对于一致的互连设计和验证,需要采取一些额外的步骤来确保对小芯片环境的可扩展性,但这并不重要。随着行业转向3D集成,将有更多机会在裸片之间划分IP。”

 

要完成这项工作需要更多其他模型。“您需要能够将小芯片发送给其他公司,并对其进行充分描述,以便他们可以将其紧密集成到他们的设计中,” Swinnen说。 “与此同时,您需要保留您的IP。这与今天出售的IP没什么不同,在那里,您也有可以解决的NDA和专有问题。有一些技术问题和法律方面的考虑,而且必须有人们可以围绕其创建市场的技术标准。”

 

标准建立之前,这些市场目前尚不存在。 “小芯片的目录中应包含哪些类型的信息?”Ansys的首席应用工程师Chris Ortiz问道。 “有标准吗?需要哪些信息才能进行热分析或功率分析?这是必要的信息,可以帮助人们做出可以使用哪种封装类型的决定。如果很简单,可能只需要看一下散热就能得出可以使用一些相当便宜的封装的结论。或者,您是否需要采用更昂贵的CoWoS(台积电的晶圆基底芯片)类型的设计,或硅中介层类型的设计?”

 

当IP和制造和处理问题耦合在一起时,您可能甚至无法确定要用哪家公司的IP公司。 Cadence IP集团产品营销总监Wendy Wu说:“可能是已经在销售芯片的设计公司。现在我开始看到我们今天的IP客户进入了小芯片市场,他们要求我们提供一些接口IP,然后将其与他们的内核IP结合起来。他们可以从IP公司购买设计,然后制造、测试和维护库存。那可能是一个非常可行的模型。”

 

不仅小芯片市场本身需要标准,而且,零件的标准化可能也是必要的。西门子EDA高级封装解决方案总监Tony Mastroianni说:“ OCP ODSA工作组是一个全行业范围内的合作机构,致力于开发标准,以推动独立供应商提供的小芯片之间的互操作性。他们已经建立了Chiplet Design Exchange(CDX)工作组,工作重点是标准化Chiplet模型、实施工作流程和测试方法。 CDX工作组正在积极研究这些标准,但是要巩固这些标准并提供设计和测试流程,然后由小芯片提供商采用,将需要一些时间。”

 

商业模式


小芯片的商业模式高度依赖于市场规模。 “您需要一个生态系统和基础架构来提供各个芯片,” Frank说。 “这个市场足够大吗?考虑到做衬底和制造芯片的成本实在太高了,特别是在先进工艺中,所以这是一个不得不问的问题。”

 

由于出现了多个接口标准,单个产品想做到足够大的市场规模变得更加困难了。 Swinnen说:“比如说,如果您基于电线束(BoW)设计了某些东西,那么它就无法在任何其它情况下使用。您不能拿着这个小芯片,将其封装在常规封装中并在正常市场上出售,因为它只能在该BoW的小芯片环境中使用。您确实必须为特定市场设计芯片,这就引发了鸡蛋相生难题-一方面,除非先有市场,否则谁会担着这么大的成本以这种方式设计自己的芯片?另一方面,除非先有可用的芯片,否则拿什么来建立市场呢?”

 

资金雄厚的大公司有希望破解这个难题,实现这一目标。英特尔的阿尔瓦雷斯(Alvarez)说:“我们需要建立一个更大的生态系统,才能真正控制整个行业,而这正是我们感兴趣的。这是我们对开源感兴趣的原因,也是我们有兴趣与CHIPS联盟合作的原因。”


工具和流程


当今正在构建的工具和方法主要是从现有功能中总结出来的。西门子的Mastroianni说:“除了标准化的模型和测试方法以及成熟的小芯片生态系统之外,EDA供应商还需要提供更全面的集成的设计流程解决方案,以支持更广泛的设计社区。这将包括系统级设计和验证、高级封装设计和分析、IC设计和分析、DFT和测试工具/方法/基础架构的集成。单家EDA供应商不可能为所有这些技术提供一流的解决方案,因此,一种开放的、可配置的方法很可能会占上风。这将是一个艰巨的挑战,而基础广泛的3D解决方案的推广将更具挑战性。”

 

Swinnen同意这个说法。“我认为通过采用现有工具并增加一些附加功能并期望它能够处理3D-IC是不现实的,这是电子设计自动化市场的下一个拐点。我们过去有过很多拐点,例如在EDA中加入IP。我们曾经将finFET作为一次拐点,现在的3D-IC设计是下一个拐点,并且即将出现在您眼前。”

 

在这里也可能需要改变心态。“EDA行业如何在3D以及这种分散的环境中应对更大的概念,” Alvarez问。“它如何使以更加敏捷和灵活的方式构建的设计成为可能?与今天相比,它如何使上市时间大大缩短?”

 

最重要的是,这些工具必须能够应付更大的情境。“其中一个问题就是分析能力,” Swinnen说。“虽然我们今天拥有的一些大型芯片在对其进行分析时需要大量密集的计算工作,但现在您要把其中三四个这样的芯片通过中介层集成在一起,然后对封装后的整个大芯片进行分析。这就进一步提高了对分析能力的要求。我们谈论的是电磁效应,这种效应通常是非局部的,例如模块周围的保护环或管芯周围的耦合。它们都具有这些非局部的电磁效应是,使得对信号完整性的分析变得更加复杂。而且不仅是分析芯片本身,还要包括中介层、TSV、封装-所有这些都必须集成在一起进行分析。”

 

通常,抽象可能是工具和IP的前进方向。“这些系统的规模如此之大,需要某种程度的抽象,特别是当您研究热学特性时,” Swinnen补充说。 “对于3D封装分析,您不需要知道每个栅极的热数据,但是您需要知道芯片的反应方式以及芯片的哪些区域正在变热。这就产生了降阶模型(ROM)。在分析这些内容以及在IP供应商和集成商之间交换数据,这些绝对是必不可少的工作。”


结论


虽然要建立起一个完整的、商业上可行的小芯片市场并推出能够充分利用小芯片的系统设计还有许多障碍,但业内相当一部分人希望看到这种情况的发生。曾经,创建软IP市场的过程中也充满了挑战,但它彻底改变了整个行业。对于小芯片形式的物理IP而言,情况可能也是如此。没有障碍不可逾越,没有挑战无法克服,而且,一些障碍已经在逐渐降低。

 

但是,小芯片成为半导体行业不可或缺的一部分还需要多长时间? 我们不确定会在几年内看到关于小芯片进展的重要公告,尽管不能确定是否有足够的力量推动它成为创建系统的主要方式,业界仍有一些重要人士相信小芯片的概念和潜力,不过,更多的人则是采用了骑墙观望的态度,坐观小芯片的成败。

 

作者:BRIAN BAILEY

编译:与非网