IBM宣布已经开发出了2nm工艺。

 

先来看看IBM在公告里都宣布了什么:

 

“2nm”

在“指甲盖”大小的区域中集成了500亿个晶体管,后来披露的“指甲盖”尺寸为150平方毫米,折合每平方毫米集成3.33亿个晶体管/毫米(MTx/mm2)。

接触聚间距(CPP)为44nm,栅极长度为12nm。

环绕式栅极(GAA)有多种实现方式,从横截面上看,IBM使用的是水平纳米片(HNS)。

HNS叠层构建在氧化物层之上。

与最先进的7nm芯片相比,同等功耗下性能提高了45%,同等性能下功耗降低了75%。

EUV图案化用于前端,可让HNS纳米片的宽度在15nm至70nm之间变化。这对于调整电路的各个区域以实现低功耗或高性能以及SRAM单元非常有用。

纳米片的厚度为5nm,可堆叠三层。

 

IBM的宣传有板有眼,煞有介事,但是,此2纳米真的是“2纳米”吗?台积电是目前芯片制造工艺技术的领导者。我们绘制了台积电的工艺节点名称与晶体管密度的关系图,并拟合了确定系数 R2=0.99的曲线,见图1所示。

 


图1.台积电的等价工艺节点

 

使用拟合出的曲线,我们可以将IBM公布的晶体管密度转换为台积电的等效节点(TEN)。对于IBM宣布的333MTx / mm2,通过曲线拟合,我们可以得到TEN为2.9nm。所以我们认为,IBM的公告夸大其词了,它应该算是个3nm节点,而不是2nm节点。

 

为了更详细地将IBM公告的2nm工艺与代工厂的3nm工艺及2nm工艺进行比较,我们需要进行一些估算。

 

从公告中我们知道接触聚间距CPP为44nm。

我们假设IBM使用可实现最大工艺密度的单扩散(SDB)技术。

在IBM公告的横截面中我们看不到埋入式电源导轨(BPR),HNS的轨道高度要降低到5.0必须使用BPR,因此我们假设IBM工艺的轨道高度为6.0。

要达到333MTx / mm2的晶体管密度,最小金属间距必须为18nm,这非常具有挑战性,可能需要EUV多重图案化。


IBM的2纳米与代工厂的3纳米对比


图2将IBM的 2纳米设计与我们估计的三星和台积电的3纳米工艺进行了比较。我们知道三星将在3纳米工艺上选择HNS,而台积电在3纳米上选择了FinFET。三星和台积电都宣布了3nm工艺相对其各自5nm工艺的提高幅度,所以我们现在知道这三家公司各自工艺的晶体管密度,并且可以计算出这三家公司的TEN。如前所述,IBM的TEN是2.9,经拟合计算,三星的TEN是4.7,台积电的TEN(当然)是3.0,这次比较证明了IBM的2纳米就像台积电的3纳米,也再次证明了三星的工艺落后于台积电。

 

图2中标红的数字是估计要达到的密度。我们假设所有公司采用的都是SDB。台积电的走线高度最小,因为FinFET工艺不使用BPR也能将走线高度做到5.0,但是HNS需要BPR才能达到5.0。

 


图2. IBM的2纳米与代工厂的3纳米

 

IBM的2纳米与代工厂的2纳米对比


我们还在图3中预测了的三星和台积电的2nm工艺。我们预计两家公司都将使用BPR(BPR现在尚未准备好,但很可能会在三星和台积电于2023/2024左右推出2nm工艺时准备就绪)。我们还假设三星和台积电将使用forksheet NHS(HNS(FS))架构将走线高度降到4.33,这有助于降低一些缩放压力。最后,我们根据这两家公司近年来的缩放趋势预测了其2纳米时的CPP和MMP。

 

 
图3. IBM的2纳米与代工厂的2纳米

 

功耗和性能


在今年的ISS会议上,英特尔提供了一些额外的性能数据,根据这些数据,我估算了三星和台积电对应节点的相对功率和性能。节点之间的变化趋势是基于两家公司宣布的功率和性能缩放估计得出的,同时对照着参考了两家公司在14nm / 16nm时的情况。有关更多信息,请参见此处的ISS文章。

 

由于IBM在宣布其2纳米时将其功率和性能改进与当今领先的7nm性能进行了比较,因此我可以将IBM的功率和性能放在我先前介绍的同一个趋势图上,见图4。

 

 
图4.功率和性能(估计值)

 

IBM对HNS的使用大大降低了功耗,并使其2nm制程比三星或台积电的3nm制程更省电,尽管我们相信,一旦台积电在2nm上采用HNS,它们在功耗上的表现将与IBM相同或更好。至于在性能方面,我们估计台积电的3nm工艺将胜过IBM的2nm工艺。

 

正如ISS文章中所讨论的那样,这些趋势仅是估计值,并基于许多假设,但这是我们可以汇总给出的最佳预测。


结论


在分析了IBM的公告之后,我们认为,从密度的角度来看,他们的“2nm”工艺更像是台积电的3nm工艺,虽然功耗表现出色但性能相对较差。总的来说,IBM的声明令人印象深刻,但它只是一种研究性的器件,也只是在功耗上具备对台积电3nm的优势。而且,台积电3nm的风险试产将在今年晚些时候开始,并于明年开始量产。

 

我们同时相信,当台积电的2纳米工艺在2023/2024左右投产时,它将同时在密度、功耗和性能方面均处于领先地位。

 

作者: Scotten Jones

编译:与非网