128层闪存技术再创新，三星在单堆栈道路上继续前行

研究背景

在信息时代的飞速发展中，海量数据的处理不仅对于芯片算力提出越来越高的要求，不断累积的数据也需要更大、更快、延时更低的存储介质，三星、海力士等存储大厂也在不断推出更高性能、更大容量的固态存储设备。

随着3D NAND容量不断增加，存储芯片堆栈数量也同步增加，这使得在同样面积区域内可以实现更高的存储密度。随着堆栈层数一同增加的是通过单次先进刻蚀工艺实现通孔的技术难度，从60-70以上的堆栈层数开始，英特尔&美光、铠侠、海力士以及西部数据等存储大厂都转向了双堆栈技术，这是一种通过两次高深宽比接触*（High Aspect Ratio Contact，以下简称HARC）刻蚀来形成垂直通孔结构，但多堆栈技术需要复杂的工艺步骤，在保障单次工艺良率的前提下，三星的单堆栈方案可以缩短工艺步骤、降低量产成本。

图(a)只进行单次HARC刻蚀的单堆栈工艺

图(b)需要两步HARC刻蚀的双堆栈工艺

在2021年Symposia on VLSI Technology and Circuits上，三星电子Flash工艺架构团队发布了单堆栈128层3D NAND最新研究成果，并以“Highly-Reliable Cell Characteristics with 128-Layer Single-Stack 3D-NAND Flash Memory”为题在会上发表，第一作者及通讯作者为团队项目负责人朴世俊（Sejun Park，韩文名박세준）。

*高深宽比接触：暂译名，原文High Aspect Ratio Contact，即深度远大于直径的通孔刻蚀，是由三星半导体与Lam Research共同研发的一种技术，通过HARC可以通过更少的工艺步骤实现同等层数闪存的制造。

研究内容

在这项研究中，三星电子Flash工艺架构团队提出了通过单堆栈技术实现128层3D NAND闪存的方法，并在量产3D NAND闪存产品中实现了世界上最小的单元间距。此外，团队研究了工艺缩放和单堆栈刻蚀引起的退化问题，并讨论了解决方法，通过优化工艺窗口，解决了工艺诱导的电池可靠性退化问题。

单堆栈TLC闪存SEM形貌像对比

不同形状的HARC刻蚀孔

22nm-5nm节点结构及ATI示意

N22-N3节点，ATI与STI两种FinFET器件寄生电容对比

体硅擦除方案的通道孔底部剖面形状

单元间干扰趋势的变化

前景展望

凭借先进的HARC蚀刻技术和工艺单元的极大缩小，三星首次成功制造出单堆栈512Gb的TLC 3D V-NAND闪存，未来将量产相应SSD产品，这显示了单堆栈技术仍有发展潜力，一定程度上打消了业界自2019年来对高层数单堆栈方案的质疑，也为未来256层及更大层数的3D-NAND闪存产品的开发开辟了新的道路和堆栈方案。

团队介绍

朴世俊（Sejun Park，韩文名박세준），三星电子Flash闪存工艺架构团队负责人，毕业于韩国延世大学物理学专业，曾于2016年作为访问学者赴斯坦福大学研习。2006年至今于三星电子任职，2008-2012年参与了三星2Xnm、2Ynm、1Xnm、第二代32层V-NAND闪存等工艺节点的开发工作，15-17年担任第3/4/5代3D闪存（对应48/64/96层V-NAND）产品/单元结构研发总工程师，17年至今担任3D闪存架构研发项目负责人。

论文原文链接：https://ieeexplore.ieee.org/document/9508742