为Verilog、VHDL或者AHDL设计,FPGA视频教程get起来
[摘要]

图形(原理图)设计输入

使用Quartus 模块编辑器全功能原理图设计能力建立原理图设计的步骤

利用库功能(模块)画出原理图

逻辑门、触发器、引脚以及其他基元Altera宏功能和LPM

为Verilog、VHDL或者AHDL设计文件建立符号使用走线和总线连接所有模块

 

资源类型:zip
资源大小:13.39MB
所属分类:
上传时间:2019/03/22