Virtex-4 FPGA 器件实现DDR SDRAM控制器的完整教程
[摘要]

DDR 器件需要每 7.8 µs 刷新一次。要求自动刷新计数器的电路放置在控制器内。控制器将 DCM 的 CLKDV 输出用于刷新计数器。该输出提供自动刷新计数器需要的低频率时钟。要节省 DCM 的 CLKDV 输出使用的 BUFG,设计人员可以使用 DCM 的高频 CLK0 输出或 DCM 的 CLK/4 输出 (用于 IDELAY 电路)作为时钟来驱动刷新计数器。如果自动刷新电路的时钟改 变,mem_interface_top_parameters_0.v 文件中的 max_ref_count 也应做相应改变。 auto_ref 信号标志出需要一个待发的自动刷新命令。在控制器发出自动刷新命令之前,此信号 一直为高。在发出自动刷新命令前,控制器要完成当前活动组中的事务。

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上传时间:2019/04/15