FPGA时序约束中常用公式的详细推导
[摘要]
在fpga工程中加入时序约束的目的:
 
1、给quartusii提出时序要求;
 
2、quartusii在布局布线时会尽量优先去满足给出的时序要求;
 
3、STA静态时序分析工具根据你提出的约束去判断时序是否满足的标准。
 
举个形象的比喻:就好比我要让代工厂(类比quartusii)给我加工一批零件,要求长宽高为10x10x10cm,误差不超过1mm(类比时序约束条件)。代工厂按要求(即约束条件)开始进行生产加工,工厂为了不返工,肯定会尽量生产出达到我要求的零件。当加工完成后,质检员(类比STA静态时序分析工具)按我给出的要求进行检验看是否满足要求。要是工厂想尽了各种办法也不能达到我给出的要求,那么就是我给出的要求太高了(即时序约束中的过约束),要是我给出的要求太低(比如说加工成方形就行,而没有指出长宽高),那么工厂很容易就生产出来了,但这并不是我想要的,这是由于我给出的约束太松即相当于时序里的欠约束。
 
quartusii里的静态时序分析(STA):是套用特定的时序模型,针对特定电路分析其是否违反设计者给定的时序限制。说白了就是检查fpga内部所有寄存器的建立时间保持时间是否满足spec给定的要求。
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上传时间:2021/01/14