ODDR is Xilinx HDL Language Template。

 

ODDR:Output Double Data Rate(DDR) 。

 

在介绍ODDR之前,我们先简单了解一下OLOGIC。

 

OLOGIC块在FPGA内的位置紧挨着IOB,其作用是FPGA通过IOB发送数据到器件外部的专用同步块。OLOGIC 资源的类型有OLOGIC2(位于HP I/O banks)和OLOGIC3(位于HR I/O banks)。

 

OLOGIC2和OLOGIC3不属于原语,正因为这样,所以它们不能被直接例化。它包含在布局布线后用户可例化的一些元素,例如一个输出触发器(OFD–output flip-flop)或者一个ODDR(output DDR element)。

 

OLOGIC主要由两个block组成,一个用于配置输出路径。另外一个用于配置三态控制路径。这两个block具有共同的时钟,但是具有不同的使能信号OCE和TCE。两者具有由SRVAL属性精致的异步和同步set和reset(S/R信号)。

 

输出路径和三态控制路径可以 以下列模式之一独立配置:

1.边沿触发的D触发器

2.DDR模式(ASAME_EDGE 或 OPPOSITE_EDGE)

3.电平敏感锁存器

4.异步电路/组合逻辑

 

Xilinx原语ODDR概述和使用

Output DDR概述(ODDR)

系列器件在OLOGIC中有专用寄存器来实现输出DDR寄存器。这个功能在例化ODDR时可见。在使用OLOGIC时,DDR的复用是自动的,不需要手动控制多路复用。这个控制是从时钟产生的。

 

ODDR原语是由一个时钟输入,下降沿数据由输入时钟的本地反转来计时。反馈到I/O块的所有的时钟被完全复用。例如:在ILOGIC和OLOGIC块之间没有时钟共享。ODDR原语支持OPPOSITE_EDGE 模式、SAME_EDGE模式。

 

SAME_EDGE模式与Virtex-6架构相同,这个模式允许设计者在ODDR时钟的上升沿向ODDR原语提供数据输入,从而节省CLB和时钟资源,并提高性能。此模式使用DDR_CLK_EDGE属性实现。它也支持三态控制。

 

1) OPPOSITE_EDGE 模式

在此模式中,时钟边沿被用来以两倍的吞吐量从FPGA逻辑中捕获数据。这种结构与virtex-6的实现比较相似。两个输出都提供给IOB的数据输入或者三态控制输入。

 

2)SAME_EDGE 模式

在此模式下,数据可以在相同的时钟边沿送给IOB。相同的时钟沿将数据送给IOB可以避免建立时间违规,并允许用户使用最小的寄存器来执行更高的DDR频率来进行寄存器的延迟,而不是使用CLB寄存器。

 

时钟前向

输出DDR可以发送时钟的副本到输出。这对于传播时钟和DDR数据之间相同的延时是非常有用的,并且对于多个时钟生成,每个时钟负载具有唯一的时钟驱动器。这是通过将ODDR原语中D1输入设置为高,D2输入设置为低来实现的。Xilinx建议使用此方案将FPGA逻辑时钟转发到输出引脚。输出DDR原语(ODDR)。

 

ODDR在verilog中的接口例化

ODDR #(

.DDR_CLK_EDGE(“OPPOSITE_EDGE”), // “OPPOSITE_EDGE” or “SAME_EDGE”

.INIT(1‘b0), // Initial value of Q: 1’b0 or 1‘b1

.SRTYPE(“SYNC”) // Set/Reset type: “SYNC” or “ASYNC”

) ODDR_inst (

.Q(Q), // 1-bit DDR output

.C(C), // 1-bit clock input

.CE(CE), // 1-bit clock enable input

.D1(D1), // 1-bit data input (posiTIve edge)

.D2(D2), // 1-bit data input (negaTIve edge)

.R(R), // 1-bit reset

.S(S) // 1-bit set

);

// End of ODDR_inst instanTIaTIon

 

注意:

1.Set和Reset不能同时置位。

2.ODDR原语的复位需要约12个clock,第一次输入的数据可能会有问题(亲测)。