加州圣荷塞,2010年6月24日 – 全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS),今天宣布了业界最全面的用于系统级芯片(SoC)验证的通用验证方法学(UVM)开源参考流程。这种独特的流程可以使工程师通过采取高级验证技术来降低风险,简化应用,同时满足迫切的产品上市时间要求。
 
为了配合Cadence EDA360中SoC实现能力的策略,UVM参考流程1.0提供了一个真实的SoC设计与符合UVM标准的测试平台组件,并开放源码,让用户在此基础上能快速掌握并应用高级验证技术。用户可以下载整个验证环境,然后将UVM验证组件用于实际设计中。这样 ,只要运行在兼容UVM的模拟器上,用户就可以通过互动的方式在此过程中获得的实际的验证经验。所有代码都是以明码形式提供,用户可以进行修改,实现不同的验证场景,并精确地看到改变的结果。
 
最近被Accellera标准组织采用的UVM主要是建立在Cadence共同开发的开放验证方法学(OVM)的框架上。
“Cadence拥有提升功能验证效率的悠久历史,”ST Microelectronics验证经理Olivier Haller说。“这种参考流程能够让我们更轻松、快捷地将UVM应用于芯片验证中。ST计划使用该UVM参考流程来展示我们自己的高级验证方法学,并将其用于内部培训过程中。目前针对IP与SoC级验证难题,我们都可以从中找到一个非常完整的参考答案。”
 
SoC实现是EDA360构想中的的主要功能之一, IP与SoC级验证都是其中至关重要的步骤。UVM参考流程1.0提供了一个现实的范例,解决了工程师面临的主要难题:如何有能力去应用高级验证技术,如何达到验证重用,如何管理SoC中常见的低功耗模式,如何确保模块级到系统级的验证可扩展性,如何进一步并提高验证效率等等。该参考流程基于Incisive验证锦囊,包含了来自Cadence的设计与验证IP,并以开放源码的方式捐献给 www.UVMworld.org -- 一个支持新UVM标准的网站。
 
“当今的无线与消费电子芯片设计变得越来越复杂,开发团队面临的压力越来越大,需要采用更高效的验证方法与技术,”Cadence验证产品管理部主管Thomas L. Anderson说。“UVM参考流程使EDA360的SoC实现能力这一设想成为可能,创造了一个全面的简化高级技术的应用的环境。”
 
关于Cadence
 
Cadence公司成就全球电子设计技术创新,并在创建当今集成电路和电子产品中发挥核心作用。我们的客户采用Cadence的软件、硬件、设计方法和服务,来设计和验证用于消费电子产品、网络和通讯设备以及计算机系统中的尖端半导体器件、印刷电路板和电子系统。公司总部位于美国加州圣荷塞市,在世界各地均设有销售办事处、设计中心和研究设施,以服务于全球电子产业。关于公司、产品及服务的更多信息,敬请浏览公司网站 www.cadence.com