Cadence：高端芯片设计工具，中国有需求！

时值Cadence一年一度的用户大会CDNLive 2014期间，该公司向全球发布了一款最新电源管理产品Voltus Fi定制电源完整性解决方案。作为2013年11月发布的设计签收方案电源管理Voltus 平台的补充，实现了对定制化和模拟IC设计中的电源签收设计。

这里我们可以先来大概介绍下芯片设计的流程，才能清楚Cadence这款Voltus Fi签收工具的作用和意义。现有大规模集成电路设计的趋势是融合了模拟和数字部分的混合信号产品设计，在确定了芯片所要采用的工艺、平台，芯片管脚数、封装，以及要实现的功能和性能后，就进入系统开发和原型验证阶段。其中数字系统一般用FPGA来进行原型开发和测试验证。模拟部分的设计和验证则根据工艺厂提供的参数模型来仿真，性能指标只能通过真实投片来验证设计。因此混合信号的芯片一般是模拟部分先投片验证，性能指标通过测试后，再进行整体投片。

Cadence公司芯片签收与验证部门产品营销总监Jerry Zhao（左）和Cadence中国区销售副总裁兼中国区总经理刘国军（右）

系统开发和原型验证通过后，进入芯片版图的设计实现阶段，即晶体管级的工艺准备阶段，为最后流片和量产提供数据，版图设计过程中要进行验证，包括DRC、LVS、ANT、后仿真等，这些验证都是为保证布局布线的合理以满足晶圆代工厂工艺设计规则，同时也验证一些工艺的寄生参数等因素是否会影响系统实现的最终性能。版图通过各种仿真验证后生成GDS文件，发给代工厂完成流片和生产。

Cadence提供的Voltus签收平台就用在版图设计、验证部分，用于实现对版图设计中的电源线、地线的布局布线的合理性验证。其中去年11月推出的Voltus IC用于实现对数字和SoC芯片的版图验证，刚刚推出的Voltus Fi产品则可实现对定制化及模拟芯片版图的电源签收验证。两款产品的组合就可以实现对混合信号芯片版图的电源签收验证。

Cadence公司芯片签收与验证部门产品营销总监Jerry Zhao介绍，通常芯片设计中电源线的布局布线面临的一些问题包括由于线宽设计不合理造成IR压降不满足有效的电压等级，从而在一些意外发生时会造成系统的功能性失效，如高低电平转换出现问题等；以及在电源布线中的金属导线电迁移造成的长期可靠性问题。

像Cadence提供的Voltus Fi工具这样实现晶体管级电源签收的功能，需要克服的挑战包括：

EM分析。因狭窄的金属导线上的高密度电流会因为电迁移损坏导线，EM分析解决方案要计算每一条导线上的电流并与EM规则进行对比。

IR分析。因流经金属导线的电流产生压降。IR分析解决方案要计算各设备的IR压降并显示实际电压值。

晶体管级EMIR的独特挑战。布局后要模拟大型RC，即工艺布局布线产生的RC寄生参数模型；要方便在模拟设计流程中使用；最后要和Voltus数字设计部分形成统一解决方案：模块+晶体管全芯片SoC。

Cadence公司发布Voltus电源签收平台另一大特点是可满足台积电16nm FinFET工艺的设计规格，而提到如此先进制程在国内IC设计企业中的需求时，Cadence中国区销售副总裁兼中国区总经理刘国军对与非网记者表示，Cadence作为先进EDA设计工具的提供商，与国内IC设计企业有着紧密的合作和联系，而从他们了解到的国内IC设计企业的实力来看，对此类高端设计工具的需求同样强烈，这也从一个侧面反映了国内IC设计的乐观前景。Jerry则补充，Voltus电源签收平台以及最新推出的Voltus Fi工具具备向下兼容性，即满足16nm先进制程的同时也同样满足现有其他工艺尺寸的设计规格，不同的芯片设计企业都可以采用。

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