【技术分享】让机器学习自动用EDA工具对PCB进行布局的方法

2019-04-18 10:23:37 来源: 集成电路设计及EDA教程
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目标:在Global Route阶段对Congestion/DRC结果进行预测,指导EDA工具对布局进行优化,进而提高布线的质量,减少DRC违反。

 

对于14nm以下工艺节点的设计:Global Route(GR)阶段的拥塞图与post-route阶段(实际)的DRC违反的情况不太相关,在GR拥塞图中有很多错误的overflow(红色叉号标记),可是实际上它们大多数都不会造成真实的DRC违反,如下图所示。

 

可是EDA工具会根据GR阶段的Congestion结果去指导Placement的优化以及Routing,这显然会造成一种误导,导致最后设计中有很多DRC难以修复,有的为了解决这个问题可能会减小利用率,这会使得Timing更难meet,且增大了芯片的成本。

 

 

产生这种现象的原因是什么呢?

1、随着工艺节点的深入,在芯片加工制造过程中会有更多的显现会产生,为了保证芯片能被成功地制造出来,需要在设计中引入更多的设计规则(Design Rule),下图给出了各个工艺节点下Design Rule的数量;

2、版图中的Multi-height Cell以及SRAM等Macro增大了版图的复杂性,增加了布线的难度;

3、工艺节点的深入,拖慢了设计收敛的速度,增大了设计的开销(例如,降低了设计可达到的利用率水平)

 

 

在采用机器学习的方法(Learing-based Prediction)之后,它能预测出来绝大多数的DRC Violation Point,只有很少的误判。

 

 

下图给出了传统Flow(左侧的Base flow),和基于ML的Flow(Test flow),在采用ML的flow之后,在PR工具做完Placement之后,可以将工具做的结果送入用ML算法训练过的DRC预测模型中对DRC的结果进行预测(预测Congestion),然后将该结果送给PR工具,指导工具对Placement结果进行优化,对Congestion比较大的Cell分开(spread),之后就是传统流程中的GR等布线流程。

 

 

下表给出了具体的数据来说明该方法在减小DRC违反方面的有效性以及对其他几个方面的影响(包括线长、Total Negative Slack(TNS)、Failing End Points(FEPs)):

 

 

该数据应该来自于同一个设计,根据工具布局本身的随机性以及其他的扰动产生6个例子。从例子中可以看出,该方法最大可以将DRC违反数量降低76.8%,且对Tming和wire length影响很小。是不是很大的Surprise!!

 

那么具体的如何实现基于ML的DRC结果预测呢?

查阅英文文章后找到一种方法,它在物理设计中使用的机器学习框架如图1所示。在第1阶段,替代建模(Surrogate Modeling, SUMO)将运行数千次物理设计,以在GR之后获得足够的输入和输出。在此过程中,SUMO将为每个输出生成模型,以预测GR未来的结果。在第二阶段,将成千上万的GR结果和DR结果分别设置为机器学习模型中的输入和输出。经过训练,这些机器学习模型可以精确地预测使用GR结果后的结果。

 

 

在阶段1中使用替代建模来预测GR(而不是DR)之后的输出有两个原因。首先,如果直接在DR之后为输出构建模型将花费大量的时间。其次,针对不同的模型构建器,构建替代模型需要的特定样本,SUMO有这样的抽样方法。在阶段2中,GR可以向DR提供一些指令,这意味着它们具有直接关系。随机抽样和机器学习模型可以使用GR结果预测DR后的结果。该框架可以帮助人们快速构建模型,而如果用SUMO 直接预测DR将耗费大量的时间。物理设计期间的GR结果也将被保存。这两个阶段的替代模型和机器学习模型使得该框架可以非常快速地预测物理设计后的结果。

 

具体内容可以查阅文献:

Li B, Franzon P D. Machine learning in physical design[C]// Electrical PERFORMANCE of Electronic Packaging and Systems. IEEE, 2017:147-150.

 
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