引言

三维集成电路的进展,很多缘于使用带扇出的高带宽内存(HBM)和其他新方法。新一波的 2.5D/3D、扇出和其他先进集成电路封装预计将在 2020 年充斥市场。

 

先进封装的目标是解决市场上许多相同且具有挑战性的应用,例如多芯片集成、内存带宽,甚至芯片扩展。但是,新的先进集成电路封装会面临一些技术挑战。而且成本仍然是一个问题,因为先进封装对大众来说仍然相对昂贵。

 

一、先进封装使用的主要技术

我们很难列出所有的先进封装类型,但可以列出一些目前使用的主要技术:

 

• 3D-IC:在开发真正的 3D 封装方面取得了多年的成功之后,业界正在推出新版本的内存逻辑和逻辑集成逻辑技术。这使得混合芯片架构、SRAM 立方体和其他技术成为可能。

 

• 小晶片(Chiplets):使用小晶片,您可以在库中获得模块化芯片或小晶片的菜单。然后,将芯片组装到一个封装中,并使用一个“模具到模具”互连方案将它们连接起来。

 

• 在基板封装上扇出:这些技术将支持高带宽内存(HBM),而有些技术将攻破亚微米的线宽 / 间距壁垒。

 

以上的每种技术都面向不同的应用。不过,一般来说,这些和其他先进封装类型背后的想法是一样的,即在同一个封装中集成更多的裸芯片(die),这是一种异构集成的形式。这种异构形式反过来又可以使封装能够以较小的形状系数执行特定的高级功能。

 

异构集成还有其他的含义。它正在成为 IC 缩放的替代方案。在单片集成电路上包含更多的晶体管在每个新节点上变得越来越困难和昂贵。

 

另一种获得扩展好处的方法是将多个先进的芯片放入一个 IC 封装中。

 

解决系统中持续存在的内存瓶颈是先进封装背后的另一个驱动力。在系统中,数据在处理器和存储器之间移动。但这种交换有时会导致延迟和功耗,这个现象被称为内存墙。

 

“这个世界正在驱动更多的系统数据。因此,处理器需要大量的内存。“内存和处理器必须非常接近,”ASE 的业务开发高级副总裁 RichRice 说。“因此,无论是 2.5D 还是使用基板的扇出方式,您都需要能够支持它的封装解决方案。这也可以是像 package-on-package 这样的 pop 结构。您将移动内存放在应用程序处理器的顶部,但使用的是非常密集的互连。”

 

无论采用何种技术,业界都需要密切关注 IC 封装。根据 Yole D_Developpement 的数据,整个 IC 封装市场预计在 2019 年达到 680 亿美元,比 2018 年增长 3.5%。根据 Yole 的数据,在这些数字中,先进封装预计在 2019 年增长 4.3%,而传统封装增长 2.8%。

 

更多 2.5D/3D 和小晶片

集成电路封装的重要性有几个原因。

 

首先,封装一个芯片,防止它被损坏。封装还将器件连接到电路板上。

 

其次,智能手机和其他产品需要小尺寸的芯片,这需要具有良好电气性能的小空间的、小间距的封装。

 

第三,在某些情况下,器件制造商需要一个执行特定功能的小型多芯片封装,有时也称为封装内系统(SIP)。例如,您可能需要将通信设备与物联网或传感应用程序的某些控制电路集成。ASE 的赖斯说:“在 SIP 方面,还将看到大量的异构集成。”

 

第四,客户继续接受先进封装技术来解决各种问题。“先进的封装技术,如 2.5D、3D TSV、高密度扇出和低密度扇出,将继续他们目前的应用。我们将继续看到封装所有领域的材料、薄型和电气性能的逐步改善。”AMKOR 公司研发副总裁 Ron Huemeller 说。

 

多年来,该行业一直在开发先进封装技术,以解决系统中的其他挑战,如内存墙。在当今的内存层次结构中,SRAM 集成到用于缓存的处理器中。DRAM 用于主存储器,是独立的,位于一个双列直插式内存模块(DIMM)中。磁盘驱动器和基于 NAND 的固态存储驱动器(SSD)用于存储。

 

今天的存储器分层结构仍有一些挑战,特别是在高端。“人工智能、机器学习和数据中心领域的客户面临着无法获得足够内存的挑战。可以是片上存储器,也可以是片外存储器,封装外存储器。“GlobalFoundries 的后 Fab 开发和运营副总裁 David McCann 解释道。“这对片上存储器的作用是使芯片尺寸增大。这会增加成本。”

 

为了帮助解决服务器等高端应用程序的问题,业界正朝着 2.5d 技术方向发展。在 2.5D 中,裸芯片(die)被堆叠在中介层顶部,插入器通过硅通孔(TSV)合并。中间层充当芯片和板之间的桥梁,提供更多的 I/O 和带宽。

 

在 2.5D 封装的一个实例中,供应商可以合并一个 FPGA 和 HBM。针对高端系统,HBM 堆叠和 DRAM 芯片相互重叠,实现更多 I/O 接口。例如,三星最新的 HBM2 技术包括 8 个 8Gbit DRAM 芯片,这些芯片使用了 5000 个 TSV 进行堆叠和连接。

 

总的来说,它支持 307Gbps 的数据带宽。相比之下,根据 Xilinx 的数据,使用传统 DRAM 时,四个 DDR4 DIMM 的最大带宽为 85.2Gbps。在大多数 2.5D 版本中,芯片都是并排放置的,尽管在这些芯片上使用“支柱”技术正在进行一些开发。但是在这两种情况下,内存都比传统的平面设计更接近处理器,而且到外部内存的吞吐量更快。

 

“我们正在解决内存延迟问题,通过使内存非常接近,并在芯片之间创建一个巨大的并行接口,”McCann 说。McCann 指出缺点是插入器(中介层)相对昂贵。“这增加了成本,但它使我们能够在芯片之间实现密集的互连。”

 

超过 2.5D,下一个重大的飞跃是 3D IC 或垂直堆叠,这保证了更快的访问速度和更低的内存和处理器之间的延迟。

 

3D 是一个过度使用的术语,它对不同的人意味着不同的事物。有些人称 2.5D 为 3D 技术。从技术上讲,DRAM 堆栈也是 3D 的,它是由电线连接的。

 

“传统上,3D-IC 是指通过有源芯片的硅通孔。人们正朝着不同的方向采取这一措施,”ASE 的赖斯解释说。“有无源的中介层,还有一些具有一定电路或功能级别的活动中介层。你在上面放置裸芯片,中介层是有源的,这意味着它可能有一些电源电路或内存。”

 

3D-IC 技术并不新鲜,它已经开发多年了。例如,在 2011 年,美光(Micron)宣布了混合内存立方体(HMC),它将内存芯片堆叠在逻辑芯片上。2018 年,美光公司由于利用率不高而放弃了 HMC。

 

3D-IC 的另一种形式是相互堆叠逻辑芯片。“3D 的逻辑到逻辑不是新的。Yole 的分析师 Santosh Kumar 说,“有很多来自不同厂商的 R&D 原型,但还没有生产。”当然,成本是主要的挑战。但也存在技术问题,如热管理、已知合格的芯片、测试和可靠性。”

 

在许多这些问题上似乎都取得了进展,这最终可能使三维集成电路成为现实。供应商现在正在讨论市场中的各种产品。例如,格罗方德(GlobalFoundries)正在开发一个“SRAM 多维数据集”。通常,SRAM 与处理器集成,但 SRAM 占用了大量的面积。SRAM 芯片不是集成 SRAM 和处理器,而是堆叠在处理器顶部并与 TSV 连接。产生的器件是一个 SRAM/ 逻辑堆栈。

 

目标是缩短处理器和 SRAM 之间的互连距离,从而减少延迟。“我们现在有更小的芯片,”格罗方德的 McCann 说。“总成本可能大幅下降。”

 

除此之外,格罗方德还开发了一种 2.5D/3D 技术的组合,该技术承诺能够更快地访问内存。例如,在 2.5d 包中,您将在一个插入器上放置三个独立的内存堆栈。第一个是 SRAM 立方体,位于插入器上两个 HBM 堆栈之间。

 

与此同时,英特尔最近推出了一种叫做“Foveros”的新 3D 封装技术,这不是一种产品,而是一种支持多芯片封装的技术。它允许将芯片分解成更小的 IP 块或芯片,这些块或芯片通过活动的中介层连接。

 

英特尔表示,它已经解决了阻碍 3D-IC 发展的技术障碍。“第一件事是解决两到三个棘手的问题,如热和电力输送。这是一个挑战,而且还不容易解决,”英特尔的高级首席工程师威尔弗雷德•戈麦斯说。“我们已经想出了新的创新来解决这个问题。”

 

总之,英特尔的 Foveros 支持更高级的异构集成形式,即使不是扩展器件的另一种方式。英特尔表示,从理论上讲,这项技术可以与集成芯片系统(SOC)的功能相匹配。

 

英特尔没有放弃芯片缩放,但 Foveros 提供了一些新的选择。例如,使用这种方法,英特尔最近推出了一个新的混合 CPU 平台,代号为“lakefield”,它将一个 10nm 处理器核心与英特尔的四个 Atom 处理器核心组合成一个小的封装。

 

英特尔和其他公司正在为小晶片模型铺平道路。在小晶片中,将不同模块(如乐高积木)组合在一起的想法已经讨论了多年,但很少有人实现了。

 

“小晶芯片的动机是以较小的技术增量工作,要么利用现有硅中的现有功能,要么创建更小的构建块,根据需要进行混合和匹配,以实现更好的系统优化、更低的成本和更快的上市时间,”Kandou Bus 的首席执行官 Amin Shokrollahi 说。“小晶片将开启一个全新的硅创新时代,使小型企业更容易竞争。”

 

Kandou Bus 开发了一种互连结构,作为封装或模块中芯片的一种模对模互连。该公司正与市场中的几个团体合作。那么,小晶片什么时候起飞呢?“我们已经为使用我们的 Glasswing Serdes 技术的产品制造了许多原型,我们预计到 2019 年中期会批量生产,”Shokrollahi 说。“但是,广泛采用小晶片的策略和开发可互操作的小晶片可能还需要几年的时间。”

 

“关于如何设计、制造、组装和测试芯片,然后在现场支持这些解决方案,仍然存在许多问题。当芯片来自不同的公司或用不同的代工工艺制造时,还存在其他挑战。Kandou 已经解决了一些接口问题,至少从 SERDES 的角度来看是这样的,但是我们确实看到需要更广泛的行业参与和合作来创建一个共同的框架,”Shokrollahi 说。

 

Marvell Semiconductor 的网络 CTO Yaniv Koppelman 同意这一点。“今天,我们在交换机上使用各种类型的小晶片,您可以用不同数量的小晶片填充多种类型的馈送和速度。不过,我们发现,在技术上,该行业还没有准备好采用这种方法。我们还没有达到临界质量。这就是为什么你开始看到 XSR(超短程),它是一个来自 100GigPAM-4 的接口,你可以收缩它。我们还看到了封装光学器件的选项,它可能驱动两个芯片之间的标准接口,尽管不一定在同一家公司。”

 

更多的扇出技术

与此同时,另一种称为扇出晶圆级封装(FOWLP)的封装技术也正在形成势头。在扇出中,裸芯片是在晶圆上封装的。扇出不需要中介层,因此比 2.5D/3D 便宜。

 

但封装客户需要 HBM,HBM 必须要 2.5D/3D 封装。这很可能会改变,该行业目前正致力于集成和支持 HBM 的高密度扇出封装。这些封装可以为客户提供新的、更便宜的 HBM 技术选择。

 

有或没有 HBM,扇出都涉及相同的基本结构。“在 FOWLP 中,芯片被嵌入到环氧树脂模塑料中,然后在晶片表面形成高密度再分布层(RDL)和焊球,以形成重组的晶片。”BrewerScience 晶圆级封装材料业务部门的技术总监 KimYess 在博客中解释道。

 

RDL 是铜金属连接线或连线,它们将封装的一部分与另一部分进行电气连接。RDL 是通过线宽和间距来测量的,线宽和间距指的是金属连线的宽度和间距。

 

有三种类型的扇出包:chip first/face down;chip first/face up;chip last 或 RDL first。

 

最初,扇出没有将中介层作为基板。然而,由于裸芯片和环氧树脂模化合物之间的不匹配,无基板的扇出封装较容易发生翘曲和 / 或应力。

 

所以最近封装公司开始在基板上发展扇出技术。该流程类似,但封装使用了 BGA 基板,这提高了器件的可靠性。“有多种方法可以将基于晶圆的扇出技术结合到基板平台上。”Amkor 的 Huemeller 说。“根据裸芯片的高度和电气性能要求,低密度和高密度都在今天被使用。它们通常都被放置在现有的基板上,这些基板包含较少的层,具有更大的功能,既可以降低成本,又可以扩大供应链。这些通常是 BGA 基板,但 HDI 板正在考虑中。”

 

在 2016 年,ASE 引进了一种称为“基片扇出芯片”(FOCoS)的技术。针对服务器应用,FOCoS 的第一个客户在同一个封装中集成了单独的 16nm 和 28nm 芯片。封装有四个金属层,线宽 / 间距组合为 2-2.5 微米。

 

初始 FOCoS 封装基于 chip-first 工艺。定于今年推出的下一代 FOCoS 支持 HBM。该版本能够提供 2-2 微米的线宽 / 间距,未来将提供 1.5-2 微米的线宽 / 间距。

 

“ASE 正与客户合作开发最新版本的 FOCoS 芯片,它可以支持 HBM2 内存,”ASE 工程高级总监约翰•亨特说。“它适用于异构和同构的服务器应用,以及 AI 和 Chiplet 应用。它旨在成为这些市场的中介解决方案的替代方案。它提供了一种低成本的解决方案,实际上比硅中介层结构具有更好的电性能和热性能。”

 

FOCoS 使用 BGA 基板。“它基本上与标准 BGA 封装上使用的基板类型相同,也与 2.5D 中介层封装上使用的基板类型相同,”亨特说。“BGA 基板提供封装中的第二级“扇形输出”,从更细的 FOCoS 凸点间距到具有有效成本结构的标准电路板组装间距。”

 

同时,TSMC 也在朝着类似的方向移动。台积电的扇出封装技术,称为 InFO,正在苹果最新的 iPhone 中使用。现在,这家代工巨头正在开发一种新的基板技术,称为 IInFO_MS。InFO_MS 是支持 HBM 的平台。”TechSearch International 总裁 Jan Vardaman 表示。”今年应该投产。”

 

“尽管 InFO_MS 处于研发的早期阶段,但这项技术的目的是将 HBM 直接集成到基板上,而无需中介层。但从技术上来说,要做到这一点并不容易,”Yole 的分析师 FavierShoo 说。

 

台积电也正在开发一种超高密度的 InFO 技术,将扇出带入到亚微米的状态。到目前为止,最先进的扇出将 RDL 降低到大约 2-2 微米的线宽 / 间距。然而,台积电正准备开发 0.8 微米的 InFO 与更精细的几何尺寸。“这是相同的架构。这种互连密度对于带宽改进很重要。台积电研发部副总裁 Doug Yu 表示:“我们还尽可能减少了寄生效应。”

 

▲  叠层多尺度 die-stencil 填充概念

(资料来源:Brewer Science)

 

这个技术还有其他好处,具有较小临界尺寸的布线层能够减少扇出封装中布线工艺级别的总数。这反过来又降低了总封装成本,提高了产量,”Veeco 全球光刻应用副总裁 Warren Flack 说。“目前,1 微米 RDL 的体积很小,但我们预计在未来几年它将显著增加。”

 

为了在先进封装中对 RDL 层进行布线设计,该行业使用各种光刻系统。在封装中设计最好的 RDL 特性是很有挑战性的。

 

“最先进的封装光刻系统的设计最小特征是 2 微米或更高,”Flack 说。“要想获得较小的特征,就需要用较短的波长曝光,并具有较大的透镜数值孔径(NA)。这些先进的扇出封装的主要光刻挑战是:成像具有高纵横比的亚微米 RDL;最小化裸片移位产生的叠加误差;极弯曲的基板处理;以及支持非常大的晶圆级封装尺寸上的 2.5D 芯片。良率和生产率将推动采用先进的扇出封装,只有非常高的 ASP 设备才能承受这种先进的封装方法。”

 

在扇出技术中,裸芯片位移是一个更大的问题。在工艺中,裸片往往在环氧材料中移动,导致位置变化和其他问题。

 

布鲁尔科学公司正在研究解决这个问题的方法。这项技术在裸片中使用一层薄膜,就像模版一样工作。

 

“裸片模版是使用传统 EMC 扇出方法的替代方法。它不需要使用典型的 EMC 来制造构成的基板。这是有利的,因为它减少了通常用 EMC 扇出技术观察到的翘曲变形,并且能够灵活地将各种裸片集成到封装中,与它们的尺寸和特性无关,”Brewer 的 Yess 说。

 

因此,展望未来,客户将有新的和各种不同的先进封装选择表。这些技术令人印象深刻,至少在纸面上是如此。但是和以前一样,将它们集成到系统中说起来容易做起来难,特别是对于要求苛刻的客户来说,和在合适的价位上。