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Cadence 2019 年度使用者大会:帮助 IC 厂改进封装之线路

2019/10/10
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EDA 工具大厂 Cadence(益华计算机)于新竹举行 CDNLIVE 2019 年度使用者大会,会中分享最新半导体应用发展趋势。

其中,2019 年主题以 AI 人工智能、智慧及云端系统设计等领域为主,Cadence 也特别邀请半导体封测领域厂商,针对相关先进封装设计模拟及运行情形进行经验分享。

在 Cadence EDA 工具协助下,帮助 IC 系统厂改善先进封装之线路模拟问题

2019 年 Cadence 举行使用者大会,会场内特别邀请中国台湾相关厂商(半导体设计、制造及封测等厂商)分享其操作 EDA 工具经验。

针对 PCB 设计及系统分析为主轴部分,特别邀请联发科同仁分享先进封装技术中的半导体设计技术方案,就高频操作环境下遭遇之寄生电容问题,以及如何加速高密度封装凸块(Bumping)的结构与电性之模拟情形,皆深入探讨其问题发生原因及因应对策,而透过 Cadence EDA 工具协助及系统简化下,上述问题均获得改善。

联发科于先进封装 2.5D 及 InFO 模拟,透过 EDA 工具及简化流程取得解方

针对联发科于先进封装上遭遇的 IC 设计问题,主要以 2.5D IC 及 InFO(Integrated Fan-Out)扇出型封装设计等为题,藉此探讨其中线路设计遭遇之困难点。

其中,2.5D IC 封装技术部分,由于系统为求有效提升整体运算效能并达到微缩尺寸之目的,使之透过加入中介层(Interposer)协助,让元件线路彼此串接一起,达到高度整合之封装目的。

然而 2.5D IC 封装技术却在高频操作环境下,容易造成耦合效应(Coupling Effect)而导致寄生电容产生,在此情形下,藉由 Cadence EDA 工具模拟协助,重新调整微凸块(Micro-Bumping)线路分布,可有效改善降低寄生电容值,提高整体元件的运算效能。

 
另一方面,对于联发科在 InFO 扇出型封装技术上遇到的难题,由于系统设计厂需针对 IC 系统之封装线路,使用 EDA 工具进行相关结构及电性模拟,然而因 InFO 拥有高密度的封装凸块(2 万个以上)结构,使得从封装结构到电性之模拟时间需花费长达 12 天。

此结果对 IC 系统厂而言,从设计端到模拟结果出来必须耗时数日,因此必须将整体 InFO 封装结构进行模拟简化(如下图),试图让整体结构的凸块数降低至 4 千个左右。

经过修改后,再次使用 EDA 工具进行模拟,现阶段已可将模拟时间缩短至 3.5 小时,大大减少封装模拟时间,并加速线路修改及调整之目标。

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