随着无线、5G、ML和视频以及图像处理应用的发展,相关系统级芯片设计和验证的复杂性在不断增加。每一个新的IC工艺节点都引入了一组新的设计复杂性,从性能、电源、面积要求到按时交付等,都需要一个从C级、高级别综合到签收验证的全面的工具支持。以RTL设计为例,设计团队的困难在加大,包括新的和复杂的增值区块的实现、更高抽象层次上的RTL设计与综合优化、尽量短的设计周期以及功耗检验,并且尽可能的在提交RTL之前进行功能验证和优化等。


验证方法的变化趋势


一些趋势体现在设计环节之间的成本支出的变化上,验证的重要性越来越高。Siemens EDA全球副总裁兼中国区总经理凌琳认为,过去十年验证的成本正在超过设计,将来在整个前端的设计当中,验证的资源,包括工程师、软件、硬件在内的资源将占到70%,而设计只占30%。同时,由于SoC芯片复杂度的增加,软件确认的成本正在快速增长。因为除了硬件本身的功能,还有很多效能、电源等都需要用操作系统或更多软件去协同验证,难度在增加,而需求也在快速增长。


就验证而言,相对传统的RTL验证,硬件加速仿真的支出越来越高,因为前者已经无法满足仿真时间效益的需求。“我相信目前主流的EDA厂商都特别注重硬件辅助验证技术平台的投资和技术的演进,因为现在SoC、IC设计的发展速度太快了,”凌琳说,“不管是5G、通信、超算、存储、云计算中心,还是运输、交通工具、智能汽车、自动驾驶等领域,所有这些不同的应用领域对于SoC本身的设计和对功能的验证仿真,包括将来进入哪些子系统或更复杂系统的认证、验证方向和功效要求都会变的更为复杂。”

 

集成电路行业验证和确认的发展趋势
 
图1:集成电路行业验证和确认的发展趋势


Siemens EDA亚太区技术总监李立基认为这些趋势促进了硬件加速仿真的发展。SoC芯片设计是否成功,主要看功能和性能,考虑到功能需要放在软件运行中才能实现,所以性能尤为关键。所以在芯片设计中,需要将该软件的工作负载直接加载到芯片上去收集数据,并且这样也可以做性能和功耗的分析,然后进行优化。所以在设计流程中,需要更早地进行验证,不只是功能验证,还包括性能、功耗的优化和支持。


此外,在性能上,芯片用户的评估通常建立在可见的软件测试结果上,如显示器视频渲染的GFXBench基准软件,CPU运算的SPEC、SPECINT、SPECFP、SPECRATE等,ADAS芯片则是MLPerf基准软件。硬件辅助验证系统可以满足这些软件工作负载和基准要求收集相关数据,并且也是唯一能够兼顾软硬件的验证方法。


“硬件辅助验证系统要满足软件工作负载的要求,也要支持它能满足这些基准要求去收集数据,在进行这一部分时,它需要准确的分析和高可见性,只有具备准确的分析功能,你才能在仿真时清楚的看到芯片在哪里活动,哪些地方是消耗功能的,这样才能知道如何对它进行优化,所以一个很全面的debug工具很重要。”李立基说,“以AMD第三代EPYC为例,作为10亿门级别的SoC,把整个SoC放在一个系统里面做前期的基准,同时做功耗的分析,这就是我们看到的目前行业内领先公司对辅助验证要求的一个新方向。”


Veloce是IC设计工程师所熟悉的硬件加速仿真系统,源自Ikos公司,该公司2002年被Mentor收购,后者早在1998年就开始推出硬件加速仿真工具。当西门子完成对Mentor的收购后,这一工具也成为Siemens EDA的重要成员。不久前,西门子推出了下一代 Veloce硬件辅助验证系统。


新工具的关键特性


新一代Veloce响应了芯片设计流程对验证工具需求的变化,包括逻辑综合阶段可见性的debug,针对能效的数据提取和分析以及对软件工作负载的加载,后者包括FPGA原型验证——进入稳定阶段的SoC对于debug和可见性的需求没有那么高,FPGA比硬件仿真速度更快。
 

Veloce平台中各工具在IC设计环节中发挥的作用


图2:Veloce平台中各工具在IC设计环节中发挥的作用


新的系统在原有的Veloce平台中增加了4个产品,包括用于虚拟平台/软件激活验证的Veloce HYCON(HYbrid CONfigurable)、Veloce Strato硬件仿真器的容量升级版本Veloce Strato+、Veloce Primo企业级FPGA原型验证系统和Veloce proFPGA桌面 FPGA原型验证系统。“我们是发布一个完整的Veloce系统,是一个扩展过的平台,而不只是一个硬件仿真器,不只是一个更新升级的硬件加速器。”李立基强调,“这是一个完整的硬件辅助验证平台。”


作为一个软件工具,Veloce HYCON是一个可配置的虚拟模型+软件堆栈,是目前市场上唯一支持早期软件工作负载分析的验证工具——这种“左移”可以缩短整个设计验证的周期。“如果你设计一个系统,其中有ARM CPU,然后要跑linux或安卓,这个部分可以不需要放一个RTL进去,只是把你自己设计部分的硬件连到Veloce HYCON的模型上,就可以去跑系统。”李立基说,“这有3个好处,一是你很快可以开发这个平台;二是在这个环境里面,你可以跑的很快,不但左移,而且可以更早地把软件跑到硬件上面;三是因为CPU不是用RTL来做的,它的运行速度可以达到100个MIPS,所以当运行软件跟硬件合成为系统时,硬件验证的时候可以很大程度上提高速度。”


与前一代Veloce Strato相比,Veloce Strato+的容量增加了1.5倍。之前Strato一个机箱的容量是25亿门,支持四台机箱串联,所以整体最大的容量是100亿门,而Strato+四台机箱串联后达到150亿门容量。新系统被用于AMD第三代EPYC处理器的认证,该处理器为10亿门。“我相信Strato+是目前行业里面最大的容量,同时功耗也有所降低,”李立基说。这一改变源自西门子自研的新的芯片。之前Strato用的是Crystal 3,不含存储。新芯片Crystal 3+通过2.5D封装技术,集成了存储,所以功耗更低,速度更快,并且芯片面积更小。在同一个线路板上,以前可以放16颗芯片,现在可以多达24颗,所以单机容量从以前的25亿门扩大到现在大约37.5亿门容量。


Veloce Primo和Veloce proFPGA是针对不同应用场景的FPGA原型验证系统。Veloce Primo面向企业级应用,配置在数据中心,允许多用户同时分享,在获得高速性能的同时,降低了总拥有成本(TCO)。Veloce Primo最多可以用320个FPGA的设计容量,可以做到120亿门,工作负载较Veloce Strato高出10倍,拥有从7到70+ MHZ的高性能,该系统采用了赛灵思最高端的VirtexUltraScale+ VU19P,目前已被ARM采用。


Veloce proFPGA是个人桌面系统,配置在工程师桌面或实验室,通过ICE连线到物理的线路板上或者系统上,对芯片进行实际的原型验证。Veloce proFPGA拥有很高的灵活性,可以从单一通道扩展到四个通道,最多可以把5个四通道板的桌面proFPGA连到一起,此时最大容量为8亿门。一个额外的应用是,由于和Strato是同一个RTL,用户还可以利用这个系统把网表上传到Strato上做更高可见性的debug。

 

结语


更完整的虚拟的平台、更多功能的FPGA原型设计验证,Veloce的发展显示出西门子EDA对于硬件仿真技术的坚持,也体现出硬件仿真技术技术在芯片设计技术的演进和创新中所发挥的越来越重要的作用。在芯片设计呈指数级增长的复杂性趋势下,帮助设计工程师们借助易用、方便的平台和工具来实现项目工程,这是EDA供应商们的价值和使命。