来源:张通社 zhangtongshe.com

主笔:强亚娟

编辑:和潇然

 

编者按:作为半导体EDA领域新秀企业之一的瞬曜EDA近日与张通社联合打造了“芯片行业观察”栏目,通过结合媒体人与芯片行业从业者的认知与观点,旨在分享半导体行业现状与趋势,以飨读者,欢迎留言交流。

 

近年来,关于“摩尔定律”即将走向终结的观点大行其道,“后摩尔时代”已成为业内一大热词。随之而来的问题是,如何在现有的工艺制程下,既能继续提升芯片的性能,又能保持成本不变或降低?

 

处于风口当中的Chiplet技术,正被不少业内人士视为摩尔定律放缓之后、中国半导体企业弯道超车的机会。尤其是华为被美国制裁、先进芯片受制之后,Chiplet备受市场关注。据Omdia报告,到2024年,Chiplet的市场规模将达到58亿美元,2035年则超过570亿美元,Chiplet的全球市场规模将迎来快速增长。

 

事实上,Chiplet并非是一个新的概念,其概念最早源于1970年代诞生的多芯片模组,即由多个同质或异质的较小芯片组成大芯片,也就是从原来设计在同一个SoC中的芯片,被分拆成许多不同的小芯片分开制造再加以封装或组装,故称此分拆之芯片为“小芯片”(Chiplet)。

 

2015年,Marvell创始人周秀文博士在ISSCC 2015上提出MoChi(Modular Chip,模块化芯片)概念,这是Chiplet最早的雏形。近年来,这个概念开花结果,AMD、英特尔、台积电、英伟达等国际芯片巨头均开始纷纷入局Chiplet。同时,随着入局的企业越来越多,设计样本也越来越多,开发成本也开始下降,大大加速了Chiplet生态发展。

 

01、Chiplet:延续摩尔定律的新法宝

 

目前,主流系统级单芯片(SoC)都是将多个负责不同类型计算任务的计算单元,通过光刻的形式制作到同一块晶圆上。作为先进封装技术的代表,Chiplet走向了和传统SoC完全不同的道路。它将复杂芯片拆解成一组具有单独功能的小芯片单元die(裸片),通过die-to-die将模块芯片和底层基础芯片封装组合在一起,类似于搭建乐高积木,形成一个系统芯片,以实现一种新形式的IP复用。

 

Chiplet技术的发展和兴起,既是技术发展需要,也是经济规律的驱动。如今单品出货上亿的手机SoC研发成本往往达到10亿美元以上,而物联网细分领域的出货和利润难以覆盖这样的研发投入。为此,芯片行业正在积极探索在单个封装里实现分解SoC、多芯片异构集成的Chiplet技术,来平衡这种研发投入上升和出货量下降之间的矛盾。

 

从其技术特点和当前进展综合来看,Chiplet的优势主要归结为几个方面:首先,Chiplet可以大幅提高大型芯片的良率。目前在高性能计算、AI等方面的巨大运算需求,推动了逻辑芯片内的运算核心数量快速上升,同时配套的SRAM容量、I/O数量也在大幅提升,整个芯片晶体管数量暴涨。而通过Chiplet设计,可将超大型的芯片按照不同的功能模块切割成独立的小芯片,进行分开制造,既能有效改善良率,也能够降低因不良率导致的成本。

 

其次,Chiplet可以降低设计的复杂度和设计成本。若在芯片设计阶段,就将大规模的SoC按照不同的功能模块分解为一个个的芯粒,那么部分芯粒可以做到类似模块化的设计,而且可以重复运用在不同的芯片产品当中。这样可以大幅降低芯片设计的难度和设计成本,同时也有利于后续产品的迭代,加速产品的上市周期。

 

此外,Chiplet还能降低芯片制造的成本。将SoC进行Chiplet化之后,不同的芯粒可以根据需要来选择合适的工艺制程分开制造,然后再通过先进封装技术进行组装,不需要全部都采用先进的制程在一块晶圆上进行一体化制造,这样可以极大的降低芯片的制造成本。

 

尽管优势突出,并不是所有芯片都适合使用Chiplet,不少情况下单颗集成的系统芯片会更有价值。相较之下,AI芯片对于芯片的设计规模要求最高,且需整合高频宽记忆体,高速I/O、高速网络等模组。Chiplet架构一般采用3D集成方案,减小了芯片面积,扩展了空间,是对AI芯片最佳、最具经济效益的设计。

 

此外,国内半导体创业企业中做CPU、GPU等“大芯片”的企业越来越多,随着功能集成要求更多,性能要求更高,设计面临的挑战也越来越大,Chiplet则可以实现不同功能模块的区隔,根据各自的最优迭代节奏分阶段演进,有效降低研发难度。

 

Chiplet也非常适合汽车自动驾驶芯片。由于汽车自动驾驶芯片对于算力要求非常高,芯片的面积很大,成本很高,车规级的认证周期又很长,采用Chiplet设计,不仅可以降低设计难度、提升良率、降低设计和制造成本,更为关键的是还能够提供更高的安全性和快速迭代。

 

在数字经济趋势下,各种超大算力芯片将有望率先采用基于Chiplet的设计实现思路和工程实践方法。高性能服务器/数据中心、自动驾驶、笔记本/台式电脑、高端智能手机等将在未来几年成为Chiplet的主要应用场景,引领该市场增长。

 

02、UCIe:Chiplet 互联标准的关键一步

 

尽管有诸多优势加持,但Chiplet也面临不少挑战。受限于不同架构、不同制造商生产的die之间的互连接口和协议的不同,设计者必须考虑到工艺制程、封装技术、系统集成、扩展等诸多复杂因素。同时还要满足不同领域、不同场景对信息传输速度、功耗等方面的要求,使得Chiplet的设计过程异常艰难,而解决这些问题的最大挑战就是缺少统一的互连标准协议。   此外,随着Chiplet逐步发展,未来来自不同厂商的芯粒之间的互联需求必然会爆发。因此,在技术成熟和形成商业潮流之前,行业厂商需要搭起一座Chiplet互联接口标准化的“桥梁”。

 

今年3月,AMD、Arm、英特尔、高通、三星、台积电、微软、谷歌、Meta、日月光十家半导体产业上下游企业组成UCIe(Universal Chiplet Interconnect Express)产业联盟。对于半导体行业来说,众星捧月般的UCIe问世,意味着一个可以推广普及的Chiplet 标准来了!

 

作为一个由诸多半导体、科技巨头所建立的组织,UCIe产业联盟已经推出UCIe 1.0标准,UCIe 1.0标准是针对Chiplet技术建立的,它定义了封装内Chiplet之间的互连,以实现Chiplet在封装级别的普遍互连和开放的Chiplet生态系统。

 

该标准是一个三层协议,物理层负责电信号、时钟、链路协商、边带等,裸片适配层(Die-to-Die Adapter)为芯粒提供链路状态管理和参数协商,它可选地通过循环冗余校验 (CRC)和重传机制保证数据的可靠传输,UCIe接口通过这两层与标准互连协议层相连。

 

 

此前,各厂商实现芯粒封装均采用独家定制技术,这给芯粒技术进一步普及带来了很高的成本和阻力,UCIe接口技术标准化以后,让终端使用者打造SoC芯片时,可以自由搭配来自多个厂商生态系统中的小芯片零件,这将加速推动开放的Chiplet平台发展,并横跨x86、Arm、RISC-V等架构和指令集

 

值得注意的是,一个月后,芯原微电子、超摩科技、芯和半导体、芯耀辉等中国大陆半导体企业相继宣布加入该联盟,UCIe迎来了首批中国军团。截至目前,摩尔精英、灿芯半导体、忆芯科技、芯耀辉、牛芯半导体、芯云凌、长鑫存储、超摩科技、希姆计算、世芯电子、阿里巴巴、OPPO、爱普科技、芯动科技、蓝洋智能等多家国内企业已成为UCIe联盟成员,为发力Chiplet的中国半导体产业注入了一针强心剂。

 

03、多路并进助推Chiplet技术在国内发展

 

对于中国半导体而言,Chiplet被视为中国与国外差距相对较小的先进封装技术,有望带领中国半导体产业在后摩尔时代实现质的突破。中国企业亦在Chiplet上有所作为,积极融入UCIe生态,走向Chiplet研发的道路。

 

华为海思是国内最早尝试Chiplet的厂商之一。2014年,华为海思与台积电合作的64位Arm架构服务器处理器Hi16xx,采用台积电异构CoWoS 3D IC封装工艺,将16nm逻辑芯片与28nm I/O芯片集成在一起,实现了具有成本效益的系统解决方案,可以视为早期Chiplet实践。

 

除华为之外,国内其他诸多半导体公司也有了惊喜的进步。如芯原股份有望是业内首批推出商用Chiplet的公司,近年来一直致力于Chiplet技术和产业的推进。基于“IP芯片化,IP as a Chiplet”和“芯片平台化,Chiplet as a Platform”两大设计理念,芯原推出了基于Chiplet架构所设计的高端应用处理器平台,目前该平台12nm SoC版本已完成流片和验证,正在进行Chiplet版本的迭代。

 

在Chiplet领域已耕耘多年的芯动科技,推出的首款高性能服务器级显卡GPU“风华1号”就使用了Innolink Chiplet技术,将不同功能不同工艺制造的Chiplet进行模块化封装,成为一个异构集成芯片。2022年4月,它又率先推出国产自主研发物理层兼容UCIe标准的IP解决方案——Innolink™ Chiplet。据悉,这是国内首套跨工艺、跨封装的Chiplet(芯粒)连接解决方案,且已在先进工艺上量产验证成功。

 

 

寒武纪在2021年11月发布了其第三代云端AI芯片思元370,基于7nm制程并且是其首款基于Chiplet技术的AI芯片,在一颗芯片中封装2颗AI计算芯粒(MLU-Die),每一个MLU-Die具备独立的AI计算单元、内存、IO以及MLU-Fabric控制和接口,通过MLU-Fabric保证两个MLU-Die间的高速通讯,可以通过不同MLU-Die组合规格多样化的产品,实现不同算力、内存和编解码器的组合。

 

摩尔精英也在探索建立一个SiP的平台,通过严选的SiP芯片、借力现有的KGD裸片过渡,统一芯片生产和品质控制,建立一站式Chiplet研发、生产、销售协作平台,从而能让更多的芯片企业享受到SiP设计和柔性生产的服务。

 

除了上述厂商,相继宣布加入UCIe联盟的超摩科技、芯耀辉等公司,以及正在默默采用Chiplet技术攻坚的诸多高性能CPU、GPU和大型AI芯片初创公司等,国内芯片设计、应用产业链都积极参与到全球Chiplet生态系统中一起协作,为相关行业技术规范、标准的完善添砖加瓦。

 

04、Chiplet潮流下的危与机

 

虽然Chiplet正展现出诸多好处和市场潜力,但是要充分发挥其效力,仍面临着一些需要解决的难题和挑战。

 

其中,解决互联标准只是第一步,要将Chiplet真正结合在一起,最终还要依靠先进封装。目前台积电拥有CoWoS/InFO、英特尔拥有EMIB、Fovores 3D等,Chiplet使用的先进封装多种多样,而UCIe1.0标准没有涵盖用于在小芯片之间提供物理链接的封装/桥接技术。未来随着Chiplet 技术的发展终究会使小芯片间的互联达到更高的密度,要应对先进封装功能和密度的不断提升,散热、应力和信号传输等都是重大的考验。

 

对于芯片设计来说,虽然依托Chiplet无需再去设计复杂的大芯片,但是将SoC分解Chiplet化,并将其整合到一个2.5D/3D封装当中,会带来系统复杂度的大幅提升,在系统设计方面存在较大挑战。

 

芯片测试层面,将一颗大的SoC芯片拆分成多个芯粒,相较于测试完整芯片难度更大,尤其是当测试某些并不具备独立功能的Chiplet 时,测试程序更为复杂。同时,为了提升合封后的整体良率,Chiplet集成也对测试和质量管控提出了更高的要求,此外也对晶圆级CP与Chiplet合封后成品FT测试流程和测试设备提出更高挑战。

 

除了芯片设计、验证、封装与测试以外,支持Chiplet芯片设计的EDA工具链以及生态是否完善,是否可持续发展,也是Chiplet技术成功所需要解决的关键问题。Chiplet技术需要EDA工具从架构探索、芯片设计、物理及封装实现等提供全面支持,以在各个流程提供智能、优化的辅助,避免人为引入问题和错误。

 

UCIe 1.0在很大程度上是一个“起始”标准,本质上只定义了2D和2.5D芯片封装,而没有3D直接die-to-die技术(如即将推出的fooveros direct)。随着3D芯片封装的出现,Chiplet理念下不同die的堆叠,同样将面临可靠性、信号完整性、电源完整性、热分析等一系列仿真分析验证问题,需要EDA与芯片设计厂商携手破解。

 

针对于此,芯和半导体早在去年年底已全球首发了“3DIC先进封装设计分析全流程”EDA平台,是业界首个用于3DIC多芯片系统设计分析的统一平台,为用户构建了一个完全集成、性能卓著且易于使用的环境,提供了从开发、设计、验证、信号完整性仿真、电源完整性仿真到最终签核的3DIC全流程解决方案,全面支持2.5D Interposer、3DIC和Chiplet设计。

 

成立于2021年4月的中国EDA创新“黑马”瞬曜 EDA,不仅在数字验证领域,用“中国高铁”的方式,填补了数字芯片验证在目前市场上的技术空白,并在成立不到一年的时间内就获得了客户订单,得到了客户的积极认可与肯定。

 

在日前举办的CCF Chip 2022大会上,公司创始人傅勇在国产数字EDA工具链技术论坛上,分析了Chiplet设计方法学对数字验证的新挑战,并介绍了瞬曜为解决系统级高速验证和仿真方面的需求所做的努力。

 

目前,瞬曜EDA推出了RTL高速仿真器ShunSim,该高速仿真器可以实现对百亿门超大规模集成电路的仿真验证,效率较市面上的传统仿真器高出10-100倍,产品内置经过了大量商用案例验证的稳健安全的仿真内核Verilator,具备商业广阔前景和持续迭代能力。

 

 

据傅勇介绍,ShunSim采用了智能编译分割技术,能够将原本跑在一个 CPU 上的设计,分割成好几个小的模块进行,这使 ShunSim 能够充分发挥多服务器多核并行算力,十分适合Chiplet芯片设计。

 

同时,为完善验证方案,增强芯片验证效率,瞬曜开发了全新一代系统级验证方案YAOVIP,帮助芯片设计师更快、更准确的定位和发现问题。由此,瞬曜EDA基于这两大产品线构建的平台级芯片验证解决方案,可为Chiplet等关键芯片设计,提供专业的数字验证方案和服务支持。

 

“作为SoC的后继者,Chiplet对于国产半导体行业是一个很好的发展机遇。作为EDA厂商,瞬曜非常希望有机会与各IP厂商、高校、研究所合作,切实拿出不一样的技术方案。”诚如傅勇所言,Chiplet新型设计技术的出现,对国内集成电路产业无疑是后来居上的有利契机,而UCIe 1.0标准的推出,将会打通芯粒跨厂商互联的最后一道屏障,助力半导体产业的发展。

 

但Chiplet模式的发展还有很长的路要走,它既是一次技术升级,包括封装测试技术、EDA工具、芯片架构设计等,也可能带来一次对传统半导体产业链的重构。面对接下来的Chiplet在全球市场上的井喷式增长,中国半导体企业踏上风口却仍需努力,通力合作,拿出一流的Chiplet产品,方能提升我国半导体在高性能芯片上的生产能力,站上后摩尔时代的大舞台。