正点原子DFPGL22G开发板测评（三）

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前两篇文章跟随指南介绍了如何创建新工程，如何编译、下载并使用逻辑分析仪来验证我们的程序，今天我们继续跟着《指南》往下走，其实接下来几章都是围绕IO设备进行的，学习强度不高，正好可以通过这几个例程进一步强化整个工作流程，因为一个完整的项目流程下来涉及的软件操作还是很多的，不熟练的话，很多操作会找不到在哪里，磕磕绊绊严重影响效率，所以这一篇就再补充一点前面没有介绍到的，开发中容易遗漏的点。

第一个，在按键控制LED例程中，到管脚分配环节，突然不知道在哪里配置管脚了

操作如下：

选好管脚之后，其他信息会自动生成，ATK-DFPGL22G开发板的IO驱动电压只有1.35V，所以电平标准是LVCMOS15，我一开始不知道，我改成了LVCOMS33，即3.3V，也是ok的，我寻思cmos标准不是3.3v么，有了解的朋友可以告知一下。

基本的IO功能学习完了之后，就要迎来FPGA学习中的一个可以说是难点了，就是PLL IP核的使用，有STM32开发经验的朋友听到PLL是不是有点熟悉，在stm32的时钟树中我们就可以看到一个PLL，

它可以对我们的时钟信号倍频，PLL的英文全称是Phase Locked Loop，即锁相环，是一种反馈控制电路。PLL对时钟网络进行系统级的时钟管理和偏移控制，具有时钟倍频、分频、相位偏移和可编程占空比的功能。Logos PGL22G芯片内 部有6个PLL，为设备提供强大的系统时钟管理以及高速I/O通信的能力。对于一个简单的设计来说， FPGA整个系统使用一个时钟或者通过编写代码的方式对时钟进行分频是可以完成的，但是对于稍微复杂一点的系统来说，系统中往往需要使用多个时钟和时钟相位的偏移，且通过编写代码输出的时钟无法实现时钟的倍频，这时候就需要使用PLL。

具体流程按照《指南》来就行，下载后，有示波器的朋友可以用示波器验证一下，没有的也可以通过程序仿真验证。

注意：对于一个新打开的IP实例，其初始参数是其缺省值。当用户修改某些参数值后，在点击Generate按钮开始生成过程之前会自动保存，用户也可以点击工具栏里的  按钮手动保存参数，在关闭配置窗口之前如果还有修改的参数值没有保存则会弹出提示对话框。

参数配置页面的左侧，是一些与当前IP参数相关的信息显示区域。其中的Symbol页面用来显示I/O端口的图标，点击工具栏中的  按钮可以选择显示或隐藏该页面。Information页面则用来显示其它信息，比如资源估算等（需要IP发行商支持），点击工具栏中的  按钮可以选择显示或隐藏该页面。缺省会隐藏Information区域，除非某个IP指定要打开这个区域来显示必要的信息，若没有指定则工具栏没有按钮。在生成一个IP实例之前，可以通过勾选Enable Synthesis来允许或禁止综合的执行。其初始状态通常是由IPC主控窗口或PDS设置的。