赛灵思日前宣布推出业界领先的高级设计工具 System Generator for DSP2015.3 版,该工具可让系统工程师运用赛灵思 All Programmable 器件设计高性能的 DSP 系统。借助新的 System Generator,算法开发人员可在其熟悉的 MATLAB 和 Simulink 模型化设计环境中创建生产质量级的 DSP 实现方案,而且相校传统 RTL 可大幅缩短设计时间。最新版提供了更高级的设计抽象,并可通过新型的模块集中、更快的仿真和编译运行时间,将无线电算法的设计生产力提高 7 倍。


更高级的设计抽象
新版 System Generator 配合 Vivado Design Suite,可让系统设计人员不通过 HDL Coder 与 System Generator 模块层级之间的互操作性实现更高级的设计抽象,这种方法能提供高级目标优化代码的灵活组合,从而达到最佳实现结果。全新流程能在 System Generator 中提供可复用的数据路径实现方案,能方便地连接到包含 JESD204 和 CPRI 接口以及无线电 IP(如峰值因数抑制)的 SoC 平台。


MathWorks 公司研究员 Jim Tung 指出:“MathWorks 将继续扩展代码生成、验证和平台支持功能,充分满足赛灵思 FPGA 和 All Programmable SoC 的无线电算法需求。增强型 System Generator 能配合 HDL Coder 使用,实现快速原型设计,其生成的量产级 IP 能用于 Vivado IP Integrator,并用 Simulink 仿真高级行为算法和优化的 IP,从而大幅缩短我们共同客户的产品上市时间。”


增强型模块集将验证编译速度提升 7 倍
System Generator 数字上下变频 (DUC/DDC)模块集的易用性大幅提升,使得更加便于无线算法开发。这些新型模块还添加了有助于加速验证和编译运行时间的增强功能,所有这些模块提供了七八种参数设置。FIR 数字滤波器模块与 MathWorks 的滤波器设计分析工具紧密集成在一起,可打造出面积优化的滤波器,包括定点分数插值滤波器或抽取滤波器。正弦波和复数乘积模块能大幅简化用于高采样频率下频率转换的调制解调器的设计。再量化模块支持数据类型的快速操作,能在数据路径任何节点上实现动态范围的最大化。


加速设计探索和迭代设计收敛
开发人员能用 System Generator 波形观测仪方便地交叉探测多个时钟域上的模块。最新交互式交叉探测技术不仅能加速设计探索,而且还可支持迭代设计收敛。利用时序分析交叉探测技术,算法开发人员能快速识别关键路径并找出影响算法吞吐量和时延的瓶颈问题,从而快速做出调整。该新版本还有一个新的提升之处,那就是 System Generator 基于硬件的协同仿真功能,可将验证和运行时间缩短 45 倍。


供货情况
System Generator for DSP2015.3 版本现已开始供货,其不仅支持赛灵思 7 系列和 UltraScale 器件,而且还可提供对 UltraScale+ FPGA 和 MPSoC 的早期试用支持。