FPGA学习技巧分享

2018-09-11 16:35:34 来源:电子发烧友网
标签:

在学习一门技术之前我们往往从它的编程语言入手,比如学习单片机时,我们往往从汇编或者C语言入门。

 

所以不少开始接触FPGA的开发人员,往往是从VHDL或者Verilog开始入手学习的。

 

但我个人认为,若能先结合《数字电路基础》系统学习各种74系列逻辑电路,深刻理解逻辑功能,对于学习HDL语言大有裨益,往往会起到事半功倍的效果。

 

当然,任何编程语言的学习都不是一朝一夕的事,经验技巧的积累都是在点滴中完成,FPGA设计也无例外。下面就以我的切身体会,谈谈FPGA设计的经验技巧。

 

功能足够强大的可编程器件PLD/FPGA - Altera/Intel的MAX10

 

我们先谈一下FPGA基本知识

1.硬件设计基本原则

FPGA(Field-Programmable Gate Array),即现场可编程门阵列,它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。

 

它是作为专用集成电路领域中的一种半定制电路而出现的,既解决了定制电路的不足[功能固定,后期修改不灵活],又克服了原有可编程器件门电路数有限的缺点。

 

一个设计如果时序余量较大,所能跑的频率远高于设计要求,能可以通过模块复用来减少整个设计消耗的芯片面积,这就是用速度优势换面积的节约;

 

反之,如果一个设计的时序要求很高,普通方法达不到设计频率,那么可以通过数据流串并转换,并行复制多个操作模块,对整个设计采用“乒乓操作”和“串并转换”的思想进行处理,在芯片输出模块处再对数据进行“并串转换”。从而实现了用面积复制换取速度的提高。

 

[上面两段讲得有点晦涩,通俗的意思也就是说一个人干不过来的活,可以多个人同时干,这样速度就快了, FPGA硬件资源丰富,可以通过多个功能模块并行处理的方式加快系统整体的处理速度]

 

● 硬件原则: 理解HDL本质。

● 系统原则: 整体把握。

● 同步设计原则: 设计时序稳定的基本原则。

 

2.Verilog作为一种HDL语言, 对系统行为的建模方式是分层次的

比较重要的层次有系统级、算法级、寄存器传输级、逻辑级、门级、电路开关级。

 

3.实际工作中,除了描述仿真测试激励时使用for循环语句外,极少在RTL级编码中使用for循环

这是因为for循环会被综合器展开为所有变量情况的执行语句,每个变量独立占用寄存器资源,不能有效的复用硬件逻辑资源,造成巨大的浪费。一般常用case语句代替。

 

4. if…else…和case在嵌套描述时是有很大区别的

if…else…是有优先级的,一般来说,第一个if的优先级最高,最后一个else的优先级最低。而case语句是平行语句,它是没有优先级的,而建立优先级结构需要耗费大量的逻辑资源,所以能用case的地方就不要用if…else…语句。

 

补充:1.也可以用if…; if…; if…;描述不带优先级的“平行”语句。

 

5.FPGA一般触发器资源比较丰富, 而CPLD组合逻辑资源更丰富

【其实这句话说的不对,CPLD的规模一般较小,速度快,内部的寄存器尤其是块状寄存器少,而FPGA只是内部的寄存器资源非常丰富,组合逻辑也不杀,取决于选用的系列和具体的型号,在同样的价格下,如果不需要太多的寄存器,而主要需要的是组合逻辑,选择PLD会更合适】

 

6.FPGA和CPLD的组成

FPGA基本有可编程I/O单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等6部分组成。

 

【时钟发生器也是很重要的一部分,为了将器件运行在更高的速度,FPGA内部都集成了锁相环PLL电路】

 

CPLD的结构相对比较简单,主要由可编程I/O单元、基本逻辑单元、布线池和其它辅助功能模块组成。

 

FPGA内部核心功能

 

7.Block RAM

3种块RAM结构,M512 RAM(512bit)、M4K RAM(4Kbit)、M-RAM(64Kbit)。

 

● M512 RAM:适合做一些小的Buffer、FIFO、DPRAM、SPRAM、ROM等;

● M4K RAM: 适用于一般的需求;

● M-RAM: 适合做大块数据的缓冲区。

 

Xilinx 和 Lattice FPGA的LUT可以灵活配置成小的RAM、ROM、FIFO等存储结构,这种技术被称为分布式RAM。【Altera/Intel的也可以啊】

 

补充:但是在一般的设计中,不提倡用FPGA/CPLD的片内资源配置成大量的存储器,这是处于成本的考虑。所以尽量采用外接存储器。

 

8.善用芯片内部的PLL或DLL资源完成时钟的分频、倍频率、移相等操作不仅简化了设计,并且能有效地提高系统的精度和工作稳定性。


【主要是可以通过外部比较普通的时钟,就可以在FPGA内部运行到几百MHz的频率,并且可以产生各种不同相位的时钟给不同的时序逻辑】

 
关注与非网微信 ( ee-focus )
限量版产业观察、行业动态、技术大餐每日推荐
享受快时代的精品慢阅读
 

 

继续阅读
要让RISC-V跑起来究竟需要多大的FPGA?
要让RISC-V跑起来究竟需要多大的FPGA?

这两年,众所周知的国际大环境、国内大环境、行业大环境的缘故,RISC-V被弄得就跟雷雷大师曾经的太极功夫一样超级热,上周在加州面见一曾负责RISC-V推广的大佬(老外),他表示很诧异这玩意儿在中国的发烧现象。

靠加速器支撑后摩尔定律时代的算力增长是谬论?

加速器已经无处不在:世界上的比特币是由旨在加速这种加密货币的关键算法的芯片采矿得来,几乎每一种能发出声音的数字产品都使用硬连线音频解码器,数十家初创公司正在追逐能让深度学习AI无处不在的快速硅。

2018年十件FPGA大事,哪件牵动你的心(上)
2018年十件FPGA大事,哪件牵动你的心(上)

在科技领域里,FPGA向来都不是最吸引眼球的。可是就在刚刚过去的2018年,就发生了很多FPGA相关的大事。在这些大事中,很多都会对FPGA甚至整个芯片行业未来的发展产生重大影响。

无人再提DSP
无人再提DSP

在不久的将来,单一的DSP或FPGA实现的数字系统会被DSP+FPGA的结构或嵌入DSP模块的FPGA设计结构所取代。

智能门锁不安全?工程师自己造了一个AI人脸识别门锁
智能门锁不安全?工程师自己造了一个AI人脸识别门锁

展示了AI如何在Ultra96和Intel Movidius NCS以及Tensorflow Inception Facenet上运行。 该项目可以扩展到使用面部识别来解锁,记录进出情况,打开不同的灯光场景。

更多资讯
PLC的面向对象编程实现方式

面向对象编程是计算机高级语言的一种先进的编程模式,在工业控制系统的PLC程序中也可以采用这种设计思想,虽然我们无法实现面向对象的很多优秀特点如“继承”,甚至于它根本就不具备面向对象编程语言的特点,但面向对象编程的基本概念就是类和类的实例(即对象),我们只需要使用这种概念就可以了。

ASIC项目瀑布式开发流程详解

最近收拾书架,翻出一张多年以前的ASIC项目开发流程图,一起回顾一下。

芯片厂商营收整体看衰赛灵思却逆势增长34%,凭什么
芯片厂商营收整体看衰赛灵思却逆势增长34%,凭什么

赛灵思可编程芯片产品市场的不断增长推动它的发展壮大,5G网络的推出也是它继续前行的助推器。

使用Vivado HLS在ZYNQ-7000上开发OPENCV的教程

OPENCV(Open Source Computer Vision)被广泛的使用在计算机视觉开发上。使用Vivado HLS视频库在zynq-7000全可编程soc上加速OPENCV 应用的开发,将大大提升我们的计算机视觉开发。

设计一块FPGA电路板时应注意的点

如果你在采用FPGA的电路板设计方面的经验很有限或根本没有,那么在新的项目中使用FPGA的前景就十分堪忧——特别是如果FPGA是一个有1000个引脚的大块头。继续阅读本文将有助于你的FPGA选型和设计过程,并且有助于你规避许多难题。

电路方案