1.  CvP 简介

CvP(Configuration via Protocol)是一种通过协议实现 FPGA 配置的方案,Arria® V,Cyclone® V,Stratix® V,Arria® 10,Cyclone® 10 GX,Stratix® 10,Agilex™都支持这个功能,但支持的模式有所差异。目前所采用的协议是 PCI Express® (PCIe)。

 

CvP 配置文件被拆分成两个,一个是 periphery image,一个是 core image。

 

•Periphery image (*.periph.jic) 包含 GPIOs,I/Oregisters,GCLK、QCLK、RCLK 时钟网络,PLLs,收发器,存储器 PHY 接口,以及硬核 IP,例如 PCIe 硬核。这部分不能被更改和更新。Periphery image 存储在 FPGA 配置芯片内,上电加载。

 

•Core image (*.core.rbf) 包含被 configuration RAM (CRAM)配置的逻辑部分,包括 LABs, DSP, 和 embedded memory。FPGA 设备上电后主机端再经由所用的协议(此处为 PCIe)将 core image 下载并配置到 FPGA 内部。

 

2.   CvP 系统结构

CvP 系统由三部分组成:FPGA,PCIehost,FPGA 的配置器件。如图 1。

 


                           图 1 CvP 系统结构图

 

(1)配置器件与 FPGA 通过传统配置接口互联。对于 V 系列和 Arria10 器件来说,可支持任何配置方式,例如 AS,PS 或 FPP。针对 Stratix10,可采用 Active Serial x4 (fast mode) 或 Avalon Streaming (Avalon-ST) x8。对于 Agilex 系列器件,只可采用 Active Serial x4 (fast mode)。

 

(2)对于 V 系列、Arria10、Stratix10、Cyclone10GX,只有器件底部左侧的 PCIe 硬核才支持 CvP 功能,其他的 PCIe 硬核可作常规功能使用。而对于 Agilex 系列,左侧的 PCIe 硬核都支持 CvP 功能。在硬件设计阶段需要确认使用哪个 PCIe 做 CvP,一旦确定,则只有这个 PCIe 硬核作为 Endpoint 可以使能 CvP 功能,其他 PCIe 硬核不能再作此用途,但可作为常规 PCIe 接口用。

 

(3)其他 PCIe 硬核能作为常规 PCIe 接口使用。

 

3.   CvP 价值

• 由于只需要存储 periphery logic,FPGA 的配置器件可以选择小容量器件,降低成本。

 

• Coreimage 存在主机端,提高核心逻辑的安全性。

 

• 对于支持 CvP Update Mode 的器件来说,可支持动态的核心逻辑更新,而不需要系统断电重启。

 

• 主机侧提供了简单的软件配置模型。

 

4.   CvP 模式

CvP 有两种模式:CvP Initialization mode 和 CvP Update mode。

 

4.1 CvP Initialization Mode 初始化模式

FPGA 在上电时加载配置芯片上的 peripheral image,在 100ms 的枚举时间内成功配置其 PCIe 接口,使主机能正确枚举该 PCIe 设备。主机启动后再通过 PCIe 链路配置 FPGA 核心逻辑。

 

CvP Initialization Mode 优势:

• 保证 FPGA PCIe 设备满足枚举时间。

• FPGA 的配置器件可以选择小容量器件,降低成本。

• 保证主机侧核心逻辑的安全性。

 

4.2 CvP Update Mode 更新模式

当 FPGA 进入用户模式,对除 CvP PCIe 核之外的其他逻辑通过 CvP 进行重新配置,此时 CvP PCIe 既可以做常规 PCIe 使用,又可以实现 FPGA 核心逻辑的更新。为使用该模式,需要参考 Partition 的流程对工程进行分模块 Partition 和 Logic Lock 设计,以重复利用设备外设,保证 peripheral image 不变。

 

当有以下几种需要时,可以考虑使用该模式:

• 需要对核心逻辑进行更新。

• 根据功能发布情况对设备进行更新。

 

4.3 不同器件系列支持的模式

前面说到 ArriaV,CycloneV,StratixV,Arria10,Cyclone10GX,Stratix10,Agilex 都支持 CvP,但不同系列器件支持的模式有所差异,具体如表 1,其中 Agilex 只支持 InitializationMode,如表 2。

 

表 1 不同器件系列支持的模式

 

 

表 2 Agilex 系列支持的模式

 

 

5.   CvP Initialization mode 实现流程和注意事项

使用 Stratix V 开发板实现 CvP Initialization mode 的流程及注意事项。

 

• 板卡:Stratix-VGX Dev Kit (PCIe board),PCIe Gen1x8。

• 主机:64 位 Windows7 操作系统。

• Quartus 版本:QuartusII 64-Bit Version 14.1.0 Build 186

 

5.1 实现流程

1. 构建含 PCIe IP 的工程,此处采用 S5PCIe 的 Example design。

 

2. 打开工程内 PCIe IP 的 GUI,勾选“Enable configuration via the PCIe link”。

 


3. 在 Assignments => Device => Device andPin Options => Configuration 中选择 FPGA 的配置模式为 Active Serial x4(并设置 MSEL)。

 

 

在 Assignments => Device => Device and Pin Options => CvPSettings 选择 configuration via protocol 为 Core initialization。

 

 

4. 根据开发板分配管脚并编译工程,生成 cvp_example.sof。

 

5. 将生成的 cvp_example.sof 进行拆分,打开 File => Convert Programming Files,设置 Programmingfile type 为 JTAG Indirect Configuration File (.jic)。添加 cvp_example.sof,勾选 Create Memory Map File 和 Create CvP files。点击 Generate 之后,cvp_example.sof 就被拆分成两部分,cvp_example.periph.jic 和 cvp_example.core.rbf。

 

 

6. 关闭主机,将 PCIE 板卡连上 JTAG,插在主机 PCIe 插槽里,主机再上电启动。此时 PCIE 板卡由 PCIE 插槽供电。打开 Quartus II Programmer,点击 Auto Detect 扫描 JTAG 链,选择 FPGA 点击 ChangeFile,选择之前生成的 cvp_example.periph.jic 文件,并烧写进 EPCQ256。

 


7. 重新启动主机,枚举 PCIe 设备。此时已经加载了 cvp_example.periph.jic 的 PCIE 板卡将作为 PCIE 设备被系统识别。根据 PCIe IP 的设置,在主机侧查看 DeviceID 为 E001,Vendor ID 为 1172 的 PCIe 设备。

 

 

此时可以下载一个免费软件“RW – Read & Write Utility”。找到 Device ID 为 E001,Vendor ID 为 1172 的 PCIe 设备。

 


8. 在主机上使用 quartus_cvp 对识别到的 PCIe 板卡(Device ID 为 E001,VendorID 为 1172)加载核心逻辑部分 cvp_example.core.rbf。打开 Windows CMD,更改路径到 cvp_example.core.rbf 所在的位置。

 

输入如下命令并回车:

• quartus_cvp--vid=1172 --did=e001 cvp_example.core.rbf

如果成功执行该命令,会出现如下界面,表示核心逻辑已被成功加载进 FPGA,此时 FPGA 进入 usermode,可以正确工作。

 

 

5.2 注意事项

运行 quartus_cvp 时需要安装 Jungo WinDriver。