台积电:7纳米总产能今年将增加1.5倍,5纳米有望明年量产

2019-05-24 10:39:04 来源:半导体行业观察
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台积电昨日举办技术论坛,今年台积电总产能将以7纳米成长最多,第二代加入EUV的7纳米预计第3季量产,今年7纳米总产能将增加1.5倍,达到100万片约当12吋晶圆。而5纳米一期也已开始装机,预计明年第1季量产。

 

对于制程技术进程,台积电总裁魏哲家指出,台积电7 纳米制程技术已于去年量产,目前市面看到的7 纳米产品,都是由台积电制造的,而7 纳米加入EUV 的加强版也已完成,且良率已与第一代7 纳米一样;6 纳米则是7 纳米的优化版本,矽智财(IP) 可与7 纳米相容共用;5 纳米则已完成试产。

 

 

魏哲家表示,台积电从28纳米到7纳米一路发展以来,7纳米领先全球、去年量产,目前市面上的7纳米大多数是台积电提供,本季7纳米强化版正式量产。7纳米优化版本的6纳米制程也订明年量产;3纳米建厂进度则是已经找到土地,落实在台湾发展计画。

 

张晓强说,7纳米与6纳米IP可共用,客户花费较少的费用,就能达到优化产品设计,由于能减少光罩数、缩短交期,有利加速产品上市,吸引很多7纳米客户青睐。

 

三星放话要在3纳米超车台积,张晓强表示,不评论竞争对手,但台积有信心在明年仍将是全球第一家提供5纳米制程代工量产服务的晶圆厂,至于3纳米的设计路径和量产时间,目前还不便透露。

 

台积电在过去5年内,共投入近500亿美元扩增产能,今年资本支出也将维持原先预估的100亿至110亿美元。魏哲家表示,目前台南18厂5纳米一期已开始装机,未来将持续投资台湾,除5纳米一期、二期、三期外,3纳米也已经找好地。

 

台积电发言人孙又文表示,5 纳米预计明年第1 季量产,而3 纳米量产时间虽未定,但新技术推进时程约2 年时间,目前3 纳米进展不错,包括规格与制程技术等几近界定完成。

 

台积电2 厂及5 厂厂长简正忠则指出,今年台积总产能将扩增至1200 万片约当12 吋晶圆,年增2%,其中,以7 纳米产能成长最多,第二代加入EUV 的7 纳米预计第3 季量产,今年7 纳米总产能预计将增加1.5 倍,达到100 万片约当12 吋晶圆。

 

华为要求台积电前往大陆设立供应链,目前南京厂以16及12纳米为主,月产能1万片,明年底再增至2万片,尚无把制程推进至7纳米的打算。

 

5nm工艺的提升:面积缩小45%、性能提升15%

上月月初,台积电宣布在开放创新平台 (Open Innovation Platform,OIP) 之下推出5纳米设计架构的完整版本,协助客户实现支援下一世代先进行动及高效能运算应用产品的5纳米系统单芯片设计,目标锁定具有高成长性的5G人工智能市场。

 

台积电表示,电子设计自动化及硅智财领导厂商与台积电已透过多种芯片测试载具合作开发并完成整体设计架构的验证,包括技术档案、制程设计套件、工具、参考流程、以及知识产权。

 

台积电指出,目前5纳米制程已进入试产阶段,能够提供芯片设计业者全新等级的效能及功耗最佳 化解决方案,支援下一世代的高阶行动及高效能运算应用产品。相较于台积公司7纳米制 程,5纳米创新的微缩功能在 ARM Cortex-A72的核心上能够提供 1.8倍的逻辑密度,速度增快15%,在此制程架构之下也产生出优异的SRAM及类比面积缩减。据悉,此次的第一代5nm是台积电第二次引入EUV技术,多达14层;而第二代7nm(预计今年苹果A13、麒麟985/990要用)的EUV,只有4层规模。

 

 

而且,5纳米制程享有极紫外光微影技术所提供的制程简化效益,同时也在良率学习上展现了卓越的进展,相较 于台积公司前几代制程,在相同对应的阶段,达到了最佳的技术成熟度。

 

台积电进一步指出,完备的5纳米设计架构包括5纳米设计规则手册、SPICE模型、制程设计套件、以及通过硅晶验证的基础与界面硅智财,并且全面支援通过验证的电子设计自动化工具及 设计流程。在业界最大设计生态系统资源的支持之下,台积电与客户之间已经展开密集的设计合作,为产品设计定案、试产活动与初期送样打下良好基础。

 

当前最新的5纳米制程设计套件目前已可取得用来支援生产设计,包括电路元件符号、参数化元件、电路网表生成及设计工具技术档案,能够协助启动整个设计流程,从客制化设计、电路模拟、实体实作、虚拟填充、电阻电容撷取到实体验证及签核。

 

台积电与设计生态系统伙伴合作,包括益华国际计算机科技 (Cadence)、新思科技 (Synopsys)、Mentor Graphics、以及 ANSYS,透过台积电开放创新平台电子设计自动化验证项目来进行全线电子设计自动化工具的验证,此验证项目的核心涵盖硅晶为主的电子设计自动化工具范畴,包括模拟、实体实作 (客制化设计、自动布局与绕线) 、时序签核 (静态时序分析、晶体管级静态时序分析) 、电子迁移及压降分析 (闸级与晶体管级) 、 实体验证 (设计规范验证、电路布局验证) 、以及电阻电容撷取。

 

而透过此验证项目,台积电与电子设计自动化伙伴能够实现设计工具来支援台积电5纳米设计法则,确保必要的准确性,改善绕线能力,以达到功耗、效能、面积的最佳化,协助客户充分利用台积公司5纳米制程技术的优势。

 
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