台积电日前公开其新兴记忆体、二维材料及系统整合技术的先进研究论文,并在 2019 年 VLSI 技术与电路研讨会上展示,该研讨会是微电子领域的重要会议。

 

6 月 9 日至 14 日在日本京都举行的 VLSI 研讨会邀请台积电发表一篇关于嵌入式磁阻随机存取存储器(EMRAM)研究现状的论文,并进一步强调了台积电为 2019 年会议的主题“推动半导体走向统一和互联的世界”而撰写的三篇论文。

 

这些论文展示了台积电在各个方面的技术领先地位——从先进逻辑前沿的晶体管创新材料,到台积电专业技术产品组合中新兴的高性能嵌入式存储器,再到为该公司客户提供独特的成本 / 性能优势的系统集成解决方案。

 

“台积电感到非常自豪的是,VLSI 研讨会不仅突出了我们的论文,而且还邀请我们介绍我们的研究成果。”台积电负责研发 / 企业研究的副总裁 Philip Wong 说。“这些论文来自杰出的资深研究人员和有前途的年轻工程师。凭着我们对技术领导地位的坚定承诺,我相信台积电将继续提供技术,使我们的客户在未来的许多年里不断创新。”

 

特邀论文

台积电应研讨会的邀请,发表了题为“Recent Progress and Next Directions for Embedded MRAM Technology”的论文,内容涉及 EMRAM,一种有潜力取代传统嵌入式闪存的非易失性存储器,后者正开始达到其扩展的极限。论文描述了具有焊料回流能力的 22 nm EMRAM 的结果,这意味着它能够承受封装过程中的高温焊接,而不会在晶圆制造过程中丢失预先存储在内存中的数据。与 28 nm 嵌入式闪存相比,它需要更少的额外掩膜层,并且在写入速度和耐用性方面都有显著提高。这种具有焊料回流功能的 EMRAM 适用于预存数据至关重要的应用,如可穿戴设备和物联网(IoT)设备。同时,论文还表明,在不需要焊料回流能力的情况下,更低的写入功耗和更快的读取时间提高了 EMRAM 的性能,使其成为一种可行的、高密度的工作 RAM,同时也是一种非易失性的 RAM。诸如低功耗机器学习推理处理器等应用程序可以从这些特性中受益。

 

重点论文

晶体管在 3 nm 及以上的扩展所面临的主要挑战之一是,为了确保良好的开关行为,允许电子流经晶体管的沟道不仅必须更短,而且还必须更薄。这导致了对所谓的“二维”通道材料的搜索。台积电的论文“First Demonstration of 40nm Channel Length Top-Gate WS2 pFET Using Channel Area-Selective CVD Growth Directly on SiOx/Si Substrate”展示了使用一种有前途的 2D 材料二硫化钨(WS2)进行大批量生产的潜力。描述了一种具有 WS2 沟道的短沟道晶体管,该晶体管采用成熟的半导体制造工艺,直接在硅衬底上进行 CVD。与传统的 WS2 薄膜制作工艺相比,CVD 提供了一种更简单的批量生产方法,后者要求材料首先沉积在蓝宝石衬底上,然后将其移除并放置在硅片上。这项研究为下一代晶体管的批量生产提供了更多的线索。

 

台积电的另外两篇论文也强调了扩展的问题,但是在整个系统的层面上,而不是在单个晶体管的层面上。两者都提供了一条通往由“ Chiplet”组成的系统的道路,而不是采用“片上系统”(Soc)的方法,将系统的每个组件合并到单个 die 上。chiplet 将功能分解成小的独立的 die,可以用不同的工艺技术制造,既具有灵活性,又节省了成本。此外,较小的 die 比较大的 die 有更好的产量。然而,要获得与 SoC 相当的性能,Chiplet 必须能够通过密集、高速、高带宽的连接相互通信。

 

台积电发表的论文“A 7nm 4GHz Arm®-core-based CoWoS® Chiplet Design for High-Performance Computing”详细介绍了台积电基板上芯片(CoWoS®)先进封装解决方案中的双 7 nm Chiplet 系统。每一 Chiplet 具有一个 ARM 核心,可在 4 GHz 下运行,用于高性能计算应用。论文还验证了一种同样工作在 4 GHz 的片内网格总线,该总线将每个 Chiplet 中的 ARM 核连接到其内存缓存。反过来,这两对线通过台积电独特的低压封装互连(LIPINCONTM)相互连接,数据速率达到每针 8 Gb/s(Gb/s/pin),且具有良好的电源效率,而在最近的论文中,可与之媲美的互连解决方案的性能从 2 Gb/s/ 针到 5.3 Gb/s/pin 不等。

 

最后,台积电以“3D Multi-chip Integration with System on Integrated Chips (SoIC)”为例,展示了其真正的三维集成技术。SoIC 解决方案可将不同尺寸、工艺技术和材料的已知的好 die 直接堆叠在一起。论文发现,与典型的带有微凸点的 3D IC 解决方案相比,台积电的 SoIC 提供了更高的凹凸密度和速度,同时耗电更少。更重要的是,SoIC 是一种“前端”集成解决方案,在封装前连接两个或多个 die。因此,SoIC 堆栈可以进一步与台积电的“后端”先进封装技术(如 InFO 或 CoWoS)中的其他 SOIC 或芯片集成,从而提供强大的“3D-by-3D”系统级解决方案。

 

除了上述突出的研究外,台积电还为高通公司的一篇论文“7nm Mobile SoC and 5G Platform Technology and Design Co-Development for PPA and Manufacturability”做出了贡献,报告了高通公司的 Snapdragon SDM855 移动系统级芯片和世界上第一个使用 7 nm FinFET 技术的商用 5G 平台。