ESIstream IP – 简化确定性数据序列化的设计

2019-06-30 06:59:00 来源:EEFOCUS
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概述 
当使用现代宽带数据转换器时,管理产生的高速串行数据流是一个巨大的挑战。ESIstream 是一个开源的串行数据接口协议,成本极低,支 持多种 FPGA 架构的简单硬件实现,并占用最小的资源。简单来说,它是 JEDEC 的 JESD204B 子集 1 和 2 标准的开源替代方案。另外, ESIstream 可为用户带来很多好处,这里将讨论其中的一些,包括低复杂度、低链接延迟和实现确定性延迟的简单方案。 
 
本文将仅阐述 ESIstream 的架构,因为当前有很多文档已很好地描述了 JESD204B 的标准。然后我们将揭示这两种协议之间的细微区别, 并介绍 Teledyne e2v,ESIstream 协议的开发者,已决定发布自己的 ESIstream VHDL IP,以进一步简化用户的使用。 
 
串行的历史 
新千年以来,数据转换器技术和 CMOS 工艺的发展开始到达功能的瓶颈。起初,高速 ADC 和 DAC(fs > 10 MHz)采用并行数据接口,这意 味着在印刷电路板(PCB)上需从每个数据转换器上引出/引入大量的布线(图 1)。随着采样率和输出数据速率的提高,PCB 设计变得越来越 有挑战性。而串行化接口,起初使用 LVDS(低压差分型号),最近则使用串行器/解串器(SERDES)接口(时钟嵌入在数据流中),为这种 数据传送的挑战提供了一种解决方案,并可简化 PCB 布线,大大推进形状参数的发展。这种接口的简化对链接的两端都有利(图 1)。Serdes 链接进一步简化了 PCB 的设计,因为无需保证数据线长度匹配。  
  
图 1 串行链接如何降低互联负荷. 
 
然而,经过了很多年,才有了一种串行方案解决了宽带数据转换器带来的所有系统级挑战。实现确定性延迟是同时采样的前提,人们付出了 很多努力研究它。下表(表 1)展示了过去 12 年甚至更长时间里 JESD204 标准的发展和开源 ESIstream 的发展。 
 
 
 
串行数据的一个显著的优点是,当分辨率提高时,器件的封装无需包含额外的数据线,这可以帮助限制引脚数的增加。但是,串行化的缺点 是由于引入了编码/解码流程,且通过某些额外的接收路径弹性缓冲器补偿路径之间的对齐度,导致增加了额外的传递延迟。 
 
图 2 串行化引入互联延迟. 
 
串行化也可帮助管理数据转换器的电源需求,因为它能降低单个器件需要的特定输出驱动器的数目。而且,通过实现差分串行线,可帮助减 少复杂系统中产生的电气噪声,以保证良好的动态范围。另外,编码方案也可分散频谱噪声,而且差分信号可降低串扰。
 
事实上,直到现在,早期串行接口依然不能很好地支持多个并行通道的应用,设计师依然会面临板级设计的挑战。 
  
ESIstream 具体实现 
现在让我们看一下 ESIstream 的核心要素。ESIstream 使用 14b/16b 的数据编码算法,低有效位优先,支持超过 13 Gbps 的线路速率。它 支持 12 位和 14 位的转换器。协议使用线性回馈移位寄存器加扰技术,为每个数据字加入不均等位和时钟同步位(2 个 bit 的额外负担),
 
如图 3。通过这种方式,它的编码效率高达 87.5%,比 JESD204B(8b/10b 的编码流)略高。不均等位(DB)可在 CLK 位切换使能同步监 控时,保持数据链间的 DC 平衡。 
 
图 3 ESIstream 基本数据帧 
 
ESIstream 发射端(Tx)和接收端(Rx)核心的上层框图如图 4 和图 5 所示。 
 
图 4 ESIstream 的 Tx 路径 
 
图 5 ESIstream 的 Rx 路径 
 
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