设计了一种应用于物联网芯片的极低功耗电压基准源。由于漏致势垒降低(Drain-Induced Barrier Lowering,DIBL)效应,栅致漏极泄漏(Gate-Induced Drain Leakage,GIDL)效应及栅 - 漏电容馈通效应的影响,传统的基于 MOS 管漏电流的皮安级电压基准源虽然可以实现较低的温度系数,但是线性调整率及电源抑制比(Power Supply Rejection Ratio,PSRR)过低,大大限制了其在具有高电源噪声的物联网芯片中的应用。在

 

传统的双 MOS 管电压基准源基础上,基于 0.18 μm CMOS 工艺,设计了一种新型的自稳压五 MOS 管电压基准源。Spectre 仿真结果显示,0~120 ℃范围内,该自稳压五 MOS 管电压基准源的平均温度系数为 39.2 ppm/℃;电源电压 1.0~2.0 V 范围内,该电压基准源的线性调整率为 33.4 ppm/V;负载电容 3 pF 情况下,该电压基准的 PSRR 性能为 -9 dB@0.01 Hz 及 -62 dB@100 Hz。另外,在该 0.18 μm CMOS 工艺下,该电压基准的电流消耗仅为 59 pA@27 ℃,版图面积仅为 5 400 μm2。


关键词:电压基准线性调整率 PSRR 物联网


中图分类号: TN402


文献标识码: A


DOI:10.16157/j.issn.0258-7998.190718


中文引用格式: 周爽,陈新伟 . 一款应用于物联网芯片的皮安级 CMOS 电压基准源[J]. 电子技术应用,2019,45(11):42-46.


英文引用格式: Zhou Shuang,Chen Xinwei. A pico-ampere CMOS voltage reference applied in Internet-of-things chips[J]. Application of Electronic Technique,2019,45(11):42-46.


A pico-ampere CMOS voltage reference applied in Internet-of-things chips


Zhou Shuang1,Chen Xinwei2


1.Department of Internet of Things Technology,Qiandongnan Vocational & Technical College For Nationalities,Kaili 556000,China; 2.Fuzhou Joint Laboratory of Robot Technology Application,Fujian Provincial Key Laboratory of Information Processing and Intelligent Control,Fuzhou 350108,China


Abstract: An ultra-low power consumption voltage reference for Internet-of-things chips is proposed in this paper. Due to the drain-induced barrier lowering(DIBL) effect, gate-induced drain leakage(GIDL) effect and gate-drain capacitance feedthrough effect, the conventional pico-ampere voltage references based on leakage current characteristic can obtain low temperature coefficients. However, the line regulation and power supply rejection ratio(PSRR) are too low to apply in the mixed-signal Internet-of-things chips with high power supply noise. Based on the conventional two-MOSFET voltage reference and a 0.18 μm CMOS process, we proposed a novel self-regulated five-MOSFET voltage reference. Simulation results shows that the mean temperature coefficient is 39.2 ppm/℃ over the temperature range from 0 ℃ to 120 ℃, the line regulation is 33.4 ppm/V over the power supply range from 1.0 V to 2.0 V. With the load capacitance of 3 pF, the performance of PSRR is -92 dB@0.01 Hz and -62 dB@100 Hz. In addition, with the 0.18 μm CMOS process, the current comsumption is only 59 pA@27 ℃, the layout size is only 5 400 μm2.


Key words : voltage reference;line regulation;PSRR;Internet of Things

 

0 引言

近年来,随着物联网(Internet of Things,IoT)设备的快速发展及普及,对于应用于物联网设备的芯片提出了越来越多的设计要求。典型的物联网设备一般由锂电池供电,且为了减小维护成本,通常要求物联网设备具有较高的续航时间,因此超低功耗成为 IoT 芯片的首要设计目标。IoT 芯片通常具有较高的集成度,内部的模拟电路部分通常集成了 LDOs(Low Dropout Regulators)、ADCs(Analog-to-Digital Converters)及 DACs(Digital-to-Analog Converters)等模块,上述模块通常都需要高精度的电压基准源[1-2]。

   

典型的电压基准源为带隙电压基准源,具有良好的工艺稳定性及较低的温度系数[3-4]。但对于超低功耗物联网芯片而言,带隙基准源内部通常不可避免地使用了低温漂、低单位阻值的多晶硅电阻,从而使得如果需要降低功耗只能增大芯片面积。典型的带隙基准功耗处于微安级[3-4]。全 CMOS 电压基准源克服了带隙电压基准源功耗过大的问题,但自偏置电流源使得电流消耗处于纳安级[5-6]。

   

近些年文献[7-10]中介绍了几种皮安级的电压基准源。为了分析这几种皮安级电压基准源的原理及优缺点,本文选取了文献[7]中的电路作为典型电路进行分析。文献[7-10]的电路结构及原理基本相同,都是利用不同阈值电压器件的阈值电压差得到基准电压。区别在于文献[7]中采用的是不同栅氧化层厚度的 MOS 管;文献[8]中的电路采用了自然 MOS 管(阈值电压约为 0);文献[9]虽然采用的是同一种类型的 MOS 管,但是利用的是短沟道效应造成的同种类型的 MOS 管阈值电压不同的特性;文献[10]中控制 PMOS 的体电压进而改变 PMOS 管的阈值电压实现了两种 PMOS 阈值电压不同。文献[7-10]中的电压基准源虽然可以实现较低的温度系数并消耗极低的工作电流,但是对于应用于数模混合集成电路中的基准电压源来说,抑制电源噪声的能力同样重要。对于大信号与小信号电源噪声抑制的能力通常用线性调整率(Line Regulation,LR)与电源抑制比(Power Supply Rejection Ratio,PSRR)来表示。然而,文献[7-10]中,最好的线性调整率为 3 100 ppm/V,最好的低频 PSRR 为 -64 dB@≤100 Hz。上述性能对于要求基准电压有高电源抑制能力的系统来说明显不足。针对此问题,本文在上述电路基础上设计了一种新型的自稳压型皮安级电压基准源,可以实现较好的线性调整率与 PSRR 性能。

 

1 传统 2M 电压基准

文献[7-10]中给出了四种皮安级电压基准源。这四种电压基准源的工作原理基本相同:都是利用 MOS 管的漏电流特性实现皮安级的极低工作电流;采用不同阈值电压 MOS 管的阈值电压差实现相应的基准电压输出。其中以文献[7]中的双 MOS 管(two-MOSFET,2M)电压基准电路较为典型,因此本节对该电路进行分析。

   

文献[7]中的 2M 电压基准电路如图 1 所示。MN1 是栅源短接的对应工艺下的常规阈值电压隔离型 NMOS 管,MN2 是二极管连接的对应工艺下的高阈值电压 NMOS 管。

 

 

1.1 温度补偿原理

首先分析该 2M 电压基准的温度补偿原理。对于偏置在亚阈值区的 MOS 管来说,漏极电流 ID 与栅源电压 VGS 之间的关系可以表示为[8]:

   

 

其中μ是载流子迁移率,COX 是单位面积的栅氧化层电容,K 是 MOS 管的宽长比,VT=kBT/q 是热电势,kB 是玻尔兹曼常量,T 是绝对温度,q 是电子电荷量,VTH 是阈值电压,η是亚阈值斜率因子。上述这些参数中,载流子迁移率μ及阈值电压 VTH 是关于温度的函数,其他参数是基本与温度无关的常量。另外,对于同种工艺下不同阈值电压的 MOS 器件,这里用 VTH1 表示常规阈值电压的 MOS 管,VTH2 表示高阈值电压的器件;COX1 与 COX2 分别表示常规 MOS 管与高阈值电压 MOS 管的单位面积栅氧化层电容;η1 与η2 分别表示常规 MOS 管与高阈值电压 MOS 管的亚阈值斜率因子。根据参考文献[8],当 VDS 大于 200 mV 时,由于式(1)中的最后一项造成的误差只有 0.03%,因此式(1)可以简化为[8]:

 

   

因为极低的工作电流,图 1 中的 MN1 与 MN2 都工作在亚阈值区。忽略寄生二极管的泄漏电流,流过 MN1 的电流与流过 MN2 的电流相等,即:

 

 

1.2 线性调整率与 PSRR

上述 2M 电压基准源的线性调整率主要受到以下两个因素影响:(a)漏致势垒降低(Drain-Induced Barrier Lowering,DIBL)效应。相对于大的电源变化来说,输出基准电压的变化可以忽略,因此 MN1 的漏 - 源电压变化等价于电源电压变化。由于 DIBL 效应,工作电流随漏 - 源电压变化而变化,进而影响基准电压。(b)栅致漏极泄漏(Gate-Induced Drain Leakage,GIDL)效应。图 1 中 MN1 栅 - 源短接,即 MN1 的栅 - 漏电压变化与 MN1 的栅 - 漏电压变化相同,因此由于 GIDL 效应,工作电流随漏 - 源电压变化而变化,进而影响基准电压。图 1 中的 2M 电压基准的线性调整率可以用式(9)表示:

 

 

其中 r1、r2、c1 及 c2 分别为 MN1 的等效导通电阻、MN2 的等效导通电阻、MN1 的等效寄生电容、MN2 的等效寄生电容与负载电容的总电容。由于 MN2 为二极管连接方式,通常情况下 r1 远大于 r2,因此可以获得不错的低频 PSRR。但是在大部分 CMOS 工艺中,该低频 PSRR 集中于 -40 dB 附近[7-10]。进一步提高低频 PSRR 的方法可以尝试通过增大 MOS 管的沟道长度,但是仅能提升若干 dB 的性能,且版图面积会急剧增加。极点 p1 的位置一般高于零点 z1,因此该类型电压基准的 PSRR 在高频范围内会恶化。提高高频范围内的 PSRR 的方法可以通过增加负载电容的大小,以尽可能使 p1 靠近 z1。

 

2 本设计的 5M 电压基准

针对文献[7-10]中的电压基准源线性调整率与低频 PSRR 性能较差的问题,本文在文献[7]中的电路的基础上设计了一种新型的五 MOS 管(Five-MOSFET,5M)电压基准源,如图 2 所示。应用自稳压技术,本设计的 5M 电压基准源可以大大提高其线性调整率与低频 PSRR 的性能。

 

   

如图 2 所示,MN1 和 MN2 与图 1 中的器件对应。MN3 与 MN2 组成电流镜,复制流过 MN2 的电流。MP2 与 MP1 是两个 PMOS 晶体管。各个晶体管的尺寸如图 2 的标注所示。1.2 节分析了 2M 电压基准线性调整率与低频 PSRR 较差问题的原因是 MN1 的漏 - 源 / 栅电压随电源电压变化而变化,进而影响工作电流并恶化输出基准电压。换句话说,如果 MN1 的漏 - 源 / 栅电压几乎不随电源电压变化而变化,理论上可以获得非常高的线性调整率与低频 PSRR 性能。一般的高性能电压基准源常采用预稳压结构,即采用两级串联的方式来隔离电源噪声,使得第二级的供电电压几乎不随电源电压变化而变化,但是预稳压结构会消耗额外的电源裕度,使得其不适用于低电源电压供电的系统中。如果将 MN1 的漏 - 源 / 栅电压钳位在一个不随电源电压变化而变化的电压上,则可以获得较高的电源抑制性能。

   

在本设计中,采用一种新型的结构:将 2M 基准源的工作电流(ID0)复制,并流过一个 PMOS 晶体管 MP1,该晶体管的栅 - 源电压作为 MN1 的漏 - 栅 / 源钳位电压,本文中称该结构为自稳压结构。首先假设电源电压有一个大的变化,如果 ID0 出现一个较小的变化量,且电流镜的复制能力较好(ID0=ID1),则 VSGP1(MP1 的栅源电压)有一个很小的变化量(相对于电源电压的变化量),该变化量会进一步削减 ID0 的变化量,即使得 ID0 稳定,进而使得输出基准电压 VREF 稳定。上述负反馈过程使得基准电压 VREF 几乎不随电源电压变化而变化。实际上,电源电压的变化会引起 MN3 的漏 - 源电压变化(VDSN3=VDD-VSGP1-VSGP2,相对于 VDSN3,可以假设 VSGP1 与 VSGP2 几乎不变),进而由于 DIBL 效应与 GIDL 效应,ID1 随电源电压增大而轻微增大。

   

本设计的 5M 电压基准的线性调整率可以近似表示为:

 

 

其中 LR0 为由 MN1 与 MN2 构成的 2M 电压基准源的线性调整率。为了验证该公式,本文首先在本设计采用的 0.18 μm 工艺下仿真了 2M 电压基准源(参数如图 2 标注所示)的线性调整率。电源电压范围为 1.0 V~2.0 V,得到 LR0=6 950 ppm/V。将 LR0 带入式(11),可以得到预测的线性调整率为 48.3 ppm/V。第 3 节中会给出实际的 5M 电压基准源线性调整率的仿真结果,可以看到仿真后的线性调整率为 33.7 ppm/V,与预测值较为接近。

   

5M 电压基准源位于低频段(≤1 Hz)的 PSRR 特性可以简单表示为:

   

   

2M 电压基准源仿真后的低频 PSRR 为 -47 dB@≤1 Hz,代入式(12),可以得到预测的低频 PSRR(≤1 Hz)为 -94 dB。第 3 节中会给出实际的 5M 电压基准源 PSRR 的仿真结果,可以看到仿真后的 PSRR 为 -92 dB@≤0.01 Hz,与预测值较为接近。由于极低的工作电流,主极点位置低于 1 Hz,因此 1 Hz 附近的 PSRR 比 0.01 Hz 处的 PSRR 稍差。

   

式(7)给出了得到最低温度系数的条件。在特定工艺条件下,要满足该条件,MN1 与 MN2 的尺寸之比必须处于设定为一个特定的值。但是在实际的 CMOS 工艺中,工艺波动要求该特定的值可以调整以得到最低的温度系数。图 2 的右上角是 MN1 的 3 位修调电路,虽然增加修调位数可以增加修调精度,但是 MOS 开关带来的漏电反而会恶化温度系数。

 

3 仿真与讨论

基于 0.18 μm CMOS 工艺,本设计的 5M 电压基准源的版图如图 3 所示。版图面积为 90 μm×60 μm,其中隔离型 NMOS 晶体管(MN1)及负载电容占据了较大的版图面积。

 

   

图 4(a)~(c)分别给出了修调后本设计的 5M 电压基准源在 TT、FF、FS、SS 及 SF 五种工艺角下的输出基准电压后仿真后的温度特性曲线。仿真温度范围为 0 ℃~120 ℃,电源电压恒定为 1.0 V。TT、FF、FS、SS 及 SF 五种工艺角下的温度系数分别为 31.5 ppm/℃、53.3 ppm/℃、31.3 ppm/℃、45.1 ppm/℃及 44.2 ppm/℃。图 4(d)给出了本设计的 5M 电压基准源在电源电压处于 1.0 V~2.0 V 范围内输出基准电压的曲线。电源电压从 1.0 V 变化到 2.0 V,基准电压仅变化 16 μV,对应的线性调整率为 33.7 ppm/V。图 4(e)给出了本设计的 5M 电压基准源的 PSRR 特性。0.01 Hz 处,该基准源的 PSRR 达到了 -92 dB;100 Hz 处,该基准源的 PSRR 仍然有 -62 dB。图 4(f)给出了该电压基准源的启动波形。由于极低的工作电流及较大的负载电容,该电压基准源的启动时间较长,达到了 51 ms。图 4(g) 给出了该电压基准源的噪声谱密度特性。0.1 Hz 到 10 Hz 范围内,等效输出噪声为 10.1 μV;1 Hz 处的噪声密度为 4.5 μV/√Hz。图 5(h)~(i)分别给出了本设计的电压基准源的基准电压及温度系数的 500 次蒙特卡洛仿真结果。基准电压的平均值为 482.9 mV,温度系数的平均值为 39.2 ppm/℃。

 

 

表 1 给出了本设计的 5M 电压基准源与文献中的皮安级电压基准源的性能对比。与文献[7-8,10]相比,在实现了同等数量级的温度系数、电流消耗、版图面积基础上,本设计的电压基准源的线性调整率至少提高了 98.9%,低频 PSRR(100 Hz 处)至少提升了 -14 dB。与文献[9]相比,线性调整率提升了 99.8%,低频 PSRR(0.01 Hz 处)至少提升了 -28 dB,虽然在 100 Hz 处 PSRR 略低了 2 dB。由表 1 可以看出,本设计的 5M 电压基准源在消耗皮安级电流基础上,实现了超高性能的线性调整率及 PSRR,同时获得了较低的温度系数并消耗了较小的版图面积。

 

 

4 结论

本文在传统的双 MOS 管电压基准源基础上,基于 0.18 μm CMOS 工艺,设计了一种新型的自稳压五 MOS 管电压基准源。Spectre 仿真结果显示,0 ℃~120 ℃范围内,该自稳压五 MOS 管电压基准源的平均温度系数为 39.2 ppm/℃;电源电压 1.0 V~2.0 V 范围内,该电压基准源的线性调整率为 33.4 ppm/V;负载电容 3 pF 情况下,该电压基准的 PSRR 性能为 -92 dB@0.01 Hz 及 -62 dB@100 Hz。另外,在该 0.18 μm CMOS 工艺下,该电压基准的电流消耗仅为 59 pA@27 ℃,版图面积仅为 5 400 μm2。与文献中的设计相比较,本设计的皮安级电压基准源可以应用于高电源噪声的物联网芯片设计中。