2019 年台积电营收 346.3 亿美元,净利 111.8 亿美元,净利率高达 32%。

 

2019 年台积电晶圆出货量达 1010 万片 12 英寸晶圆约当量,2018 年为 1080 万片 12 寸晶圆约当量;2019 年先进制程技术(16/12/10/7 纳米)的销售金额占整体晶圆销售金额的 50%,高于 2018 年的 41%;2019 年在全球代工领域市场占有率达 52%,高于 2018 年的 51%。

 

2019 年提供 272 种不同的制程技术,为 499 个客户生产了 10761 种不同的芯片,应用范围包括整个电子应用产业,如个人电脑与其周边产品、信息应用产品、有线与无线通讯系统产品、服务器与数据中心、汽车与工业以及包括数字电视、游戏机、数码相机等消费性电子、物联网及穿戴式设备等。

 

根据台积电方面的透露,目前台积电 5 纳米制程已经准备完成,随时可以进入到量产当中。在 5 纳米客户上,台积电目前几乎囊括了所有对于 5 纳米有需求的客户,包括苹果(Apple)、高通(Qualcomm)、海思(Hisilicon)、超微半导体(AMD)、联发科(MTK)等公司。3 纳米技术继续使用 FinFET 晶体管结构,将于 2021 年试产,2022 年量产;2019 年已经投入 2 纳米研发,预计将于 2024 年投产。

 

台积电真是越来越可怕,已经成为晶圆代工市场的巨无霸。下面芯思想研究院从三个方面解析台积电。

 

大手笔研发投入,助力技术领先

 

2000 年研发费用首次超过 1 亿美元,2007 年研发费用首次突破 5 亿美元,2011 年研发费用首次突破 10 亿美元,2015 年研发费用首次突破 20 亿美元;2019 年研发费用为 29.6 亿美元,接近 30 亿美元。从 2000 年到 2019 年研发费用合计达 240 亿美元,而从 2015 年到 2019 年的研发费用合计 128 亿美元,超过前 15 年的研发费用总和。大手笔研发投入带来的是技术的领先。

 

2018 年台积电的财报中有一句话:成功地量产 7 纳米(N7)制程,并领先其他同业至少一年。2019 年 6 月台积电成功量产 7 纳米加强版(N7+),这是业界首个商用极紫外光(EUV)制程。

 

此举意义重大。这是台积电历史上第一次在一个重要技术节点,领先群雄。根据英特尔的技术路线图,EUV 要到 20201 年才会导入,这表明台积电领先英特尔至少两年。在 FinFET 工艺之争中,英特尔于 2011 年成功推出 22 纳米 Tri-Gate 技术,台积电直到 2015 年才推出 16 纳米 FinFET 工艺,整整晚了四年。

 

台积电自 1987 年透过转让台湾工业技术研究院的 2 微米和 3.5 微米工艺技术创立公司,一直秉持“内部研发”战略,并在当年为飞利浦定制了 3.0 微米工艺技术;1988 年,刚刚一岁的台积电就自研了 1.5 微米工艺技术;1999 年发布了世界上第一个 0.18 微米低功耗工艺技术;2003 年推出了当时业界领先的 0.13 微米低介质铜导线逻辑制程技术;2004 年全球首家采用浸没式光刻工艺生产 90 纳米芯片;2006 年量产 65 纳米工艺技术;2008 年量产 40 纳米工艺技术;2011 年全球首家推出 28 纳米通用工艺技术;2014 年全球首家量产 20 纳米工艺技术。

 

台积电在开始 20 纳米制程研发时,就瞄准布局 FinFET,2012 年完成 16 纳米制程的定义,迅速且顺利地完成测试芯片的产品设计定案,并在以 FinFET 架构为基础的静态随机存取存储器单位元(SRAM Bit Cell)上展现功能性良率;并在 2014 年开始风险生产 16FF+工艺,2015 年就顺利量产;2016 年采用多重曝光的 10 纳米工艺也迅速进入量产,量产速度较之前的制程更快。

 

台积电的 7 纳米是 10 纳米的缩小版(shrink),后部金属工艺技术基本兼容,整体密度和性能改进不多。采用 DUV 加浸没式(immersion)和多重图案(multiple patterning)方案的 7 纳米于 2017 年 4 月开始风险生产,,2018 年第三季开始贡献营收,在 2018 年有 40 多个客户产品流片,2019 年有 100 多个新产品流片。与 10 纳米 FinFET 工艺相比,7 纳米 FinFET 具有 1.6 倍逻辑密度,约 20%的速度提升和约 40%的功耗降低。有两个工艺制程可选,一是针对 AP(N7P),二是针对 HPC(N7HP)。联发科天玑 1000、苹果 A13 和高通骁龙 865 都是采用 N7P 工艺。

 

台积电第一个使用极紫外光(EUV)方案的工艺是 7 纳米加强版(N7+)。N7+于 2018 年 8 月进入风险生产阶段,2019 年第三季开始量产,N7+的逻辑密度比 N7 提高 15%至 20%,同时降低功耗。

 

7 纳米之后是 6 纳米(N6)。2019 年 4 月份推出的 6 纳米是 7 纳米的(shrink),设计规则与 N7 完全兼容,使其全面的设计生态系统得以重复使用,且加速客户产品上市时间,但 N6 的逻辑密度比 N7 高出 18%的。N6 将在 2020 年第一季风险试产,第三季实现量产。

 

7 纳米之后的全节点提升的工艺是 5 纳米(N5)。5 纳米完全采用极紫外光(EUV)方案,于 2019 年 3 月进入风险生产阶段,预期 2020 年第二季拉高产能并进入量产。主力生产工厂是 Fab 18。与 7 纳米制程相较,但 5 纳米从前到后都是全新的节点,逻辑密度是之前 7 纳米的 1.8 倍,SRAM 密度是 7 纳米的 1.35 倍,可以带来 15%的性能提升,以及 30%的功耗降低。5 纳米的另一个工艺是 N5P,预计 2020 年第一季开始试产,2021 年进入量产。与 5nm 制程相较在同一功耗下可再提升 7%运算效能,或在同一运算效能下可再降低 15%功耗。

 

5 纳米之后的全节点提升的工艺是 3 纳米,台积电表示正在研发中,虽然制程细节 2020 年 4 月将见分晓。但根据一些细节发现,台积电 3 纳米工艺继续采用 FinFET 工艺,晶体管密度达到每平方毫米 2.5 亿个(250MTr/mm2),相对于 5 纳米来说,晶体管密度提升达 1.5 倍,性能提升 7%,能耗减少 15%。

 

而 2 纳米,台积电表示已经于 2019 年领先半导体产业进行制程技术的研发,并将着重于改善极紫外光(EUV)技术的质量与成本。

 

大规模资本支出,扩大产能

 

日前,台积电宣布,2020 年的资本支出将在 150-160 亿美元之间,这将成为台积电资本支出最大的一年。

 

2000 年资本支出首次超过 10 亿美元,2010 年资本支出首次超过 50 亿美元,2016 年资本支出首次超过 100 亿美元。从 2000 年到 2019 年资本支出合计达 1150 亿美元,而从 2016 年到 2019 年的资本支出是 464 亿美元,占近 20 年资本支出总和的 40%。大规模资本支出带来的是庞大的产能支持。

 

截至 2019 年底,台积电全球有五座 12 英寸晶圆厂(新竹 FAB12、台南 FAB14、台中 FAB15、南京 FAB16、台南 FAB18)、六座 8 英寸晶圆厂(新竹 FAB3、新竹 FAB5、新竹 FAB6、新竹 FAB8、上海 FAB10、美国 FAB11)和一座 6 英寸晶圆厂(新竹 FAB2),年产能超过 1200 万片 12 英寸晶圆约当量。 

 

 

我们下面来了解一下台积电的 FinFET 产能建置情况。

 

台积电最早生产 FinFET 始于 2014 年,目前 FinFET 工艺有 5 个基地,分别是位于台湾新竹的 FAB12、台湾台南的 FAB14 和 FAB18、台湾台中的 FAB15 和江苏南京的 FAB16。各工艺节点的布局是,16/12 纳米由 FAB14 和 FAB16 负责生产,合计月产能约 15 万片;7 纳米由 FAB15 负责生产,合计月产能约 15 万片;5 纳米主要在 FAB18 生产,目前 FAB18 P1/P2 的建置产能达 10 万片。

 

当然 FAB12 是台积电的研发基地,各工艺节点的产能都可以协调。如此算来,台积电的 FinFET 月产能总计不下于 40 万片 12 英寸晶圆。相较三星的月产能 25 万片 12 英寸晶多 60%

 

关于 3 纳米产能建置情况,因疫情导致物流延迟,相关关键设备无法如期交货,装机人员也受到境外人士不能抵台等限制,无法如期装机。台媒报道称,FAB12B 工厂 3 纳米试产线装机从 6 月延至 10 月,FAB18 工厂 3 纳米试产线装机从 10 月也将延迟 1 个季度。台积电原订今年底提前试产 3nm 制程计划,将延至明年初才会试产,但应会如原先预定在 2022 年量产。

 

至于在 3 纳米工艺上的资金投入更是天文数字,据称研发和建线已投入约 500 亿美元,仅建厂一项就在 200 亿美元。3 纳米产线将于 2020 年动工,在新竹宝山兴,建预计投资超过新台币 6000 亿元兴建 3 纳米宝山厂,最快 2022 年底量产。

 

还有就是从 2010 年开始,台积电从 ASML 购得第一台 EUV(第一代 EUV 机型 NXE:3100)至今,台积电拥有超过 30 台 EUV 光刻机,约占全球 EUV 光刻机总出货量的一半。这也是台积电产能保障的一部分。

 

布局高端封装,形成客户粘性

 

2008 年开始先进封装布局。首先成立集成互连与封装技术整合部门,2009 年开始战略布局三维集成电路(3D IC)系统整合平台。在新竹、台南、桃园、台中建有四座先进封测厂。

 

目前,台积电先进封装技术 WLSI(Wafer-Level-System-Integration)平台包括既有的 CoWoS 封装、InFO 封装,以及针对物联网芯片的晶圆级封装(WLCSP),还将于 2021 年推出系统级整合芯片(SoIC,System-on-integrated-chips)封装技术,阵容更加齐整、坚强。

 

1、CoWoS

 

CoWoS 主要针对高性能计算(High Performance Computing,HPC)市场。

 

2011 年推出 2.5D Interposer 技术 CoWoS(Chip on Wafer on Substrate,晶圆基底封装)。张忠谋在第三季法说会上放言,台积电要进军封装领域。此举震撼半导体业界,特别是封装业界。第一代 CoWoS 采用 65 纳米工艺,线宽可以达到 0.25µm,实现 4 层布线,为 FPGA、GPU 等高性能产品的集成提供解决方案。到 2013 年量产时,可编程逻辑门阵列供应赛灵思(Xilinx)型号为“Virtex-7 2000T FPGA”的 28 纳米产品是最具代表性的 CoWoS 产品之一。目前 CoWoS 已经获得赛灵思(Xilinx)、英伟达(nVIDIA)、超微半导体(AMD)、富士通(Fujitsu)谷歌(Google)、华为海思(HiSilicon)等高端 HPC 芯片订单。 

 

2019 年第三季 CoWoS 技术目前已经扩展至 7 纳米,能够在尺寸达二倍光罩大小的硅基板(Silicon Interposer)上异质整合多颗 7 纳米系统单晶片与第二代高频宽存储器(High Bandwidth Memory 2,HBM2)。

 

值得注意的是,在 VLSI Symposium 会上,台积电展示了自己为高性能计算平台设计的一颗名为“This”小芯片(Chiplet),采用 7 纳米工艺,面积大小仅仅 27.28 平方毫米(4.4x6.2mm),采用 CoWos 封装技术,双芯片结构,其一内建 4 个 Cortex A72 核心,另一内建 6MiB 三级缓存。This 的标称最高主频为 4GHz,实测达到了 4.2GHz(1.375V)。同时,台积电还开发了称之为 LIPINCON 互连技术,信号数据速率 8 GT/s。

 

 

2、InFO

 

InFO 技术成功应用于追求高性价比的移动通讯市场,AP 产品是其主要客户。

 

2016 年台积电推出的 InFO 技术是最具代表性的扇出封装技术,InFO 带动了整个业界研发三维扇出堆叠技术的热潮。 

 

InFO 是将 CoWoS 结构尽量简化,最后出来一个无须硅中介层的精简设计,可以让芯片与芯片之间直接连结,减少厚度,成本也相对较 CoWoS 低廉,但又能够有良好的表现,适用于追求性价比的移动通信领域,在手机处理器封装中,减低 30%的厚度,腾出宝贵的手机空间给电池或其他零件。这就是 2016 年首次开始在苹果的 A10 处理器中采用 InFO 封装,首度用在苹果 iPhone 7 与 iPhone 7Plus 中。InFO 成为台积电独占苹果 A 系列处理器订单的关键。 

 

图 1 台积电 InFO 技术

 (图片来源:C. F. Tseng et al., ECTC 2016, pp 1)

 

图 1 展示了台积电 InFO 技术,通过将芯片埋入模塑料,以铜柱实现三维封装互连。InFO 技术为苹果 A10、A11、A12 处理器和存储器的 PoP 封装提供了新的封装方案,拓展了 WL-FO 的应用,让 Fan-Out 技术成为行业热点。

 

台积电 InFO 技术的成功得益于强大的研发能力和商业合作模式。推出 InFO 技术,是为了提供 AP 制造和封装整体解决方案,即使在最初良率很低的情况下,台积电也能持续进行良率提升,这对封测厂来说是不可能的。

 

InFO 技术的巨大成功推动制造业、封测业以及基板企业投入了大量人力物力开展三维扇出技术的创新研发。业界也发现,很多原本需要 2.5D TSV 转接板封装可以通过三维扇出来完成,解决了 TSV 转接板成本太高,工艺太复杂的问题。

 

根据不同产品类别,台积电的 InFO 技术发展也将随之进行调整,推出适用于 HPC(High Performance Computer)高效能运算电脑的 InFO-oS(InFO on substrate)、服务器及存储器的(InFO Packageon-Package,InFO-PoP),以及 5G 通讯天线封装方面的 InFO-AiP(InFO Antennas in Packag)。

 

InFO-oS

 

 

2018 年台积电推出 InFO_oS 技术用于并排封装两个芯片,芯片与芯片之间的互连为 2um。芯片之间的间隙小于 70um;InFO_MS 和 InFO_oS 基本相同,但在 SoC 旁边带有 HBM(高带宽内存)。

 

3、SoIC

 

台积电表示,SoIC 是一种创新的多芯片堆叠技术,是一种将带有 TSV 的芯片通过无凸点混合键合实现三维堆叠,可以交多个小芯片(Chiplet)整合成一个面积更小和轮廓更薄的系统单芯片。透过此项技术,7 纳米、5 纳米甚至 3 纳米的先进系统单芯片能够与多阶层、多功能芯片整合,可实现高速、高频、低功耗、高间距密度、最小占用空间的异质三维集成电路。

 

 

SoIC 技术的出现表明未来的芯片能在接近相同的体积里,增加双倍以上的性能。这意味着 SoIC 技术可望进一步突破单一芯片运行效能,更可以持续维持摩尔定律。

 

据悉 SoIC 根植于台积电的 CoWoS 与多晶圆堆叠(WoW,Wafer-on-Wafer)封装,SoIC 特别倚重于 CoW(Chip-on-wafer)设计,如此一来,对于芯片业者来说,采用的 IP 都已经认证过一轮,生产上可以更成熟,良率也可以提升,也可以导入存储器芯片应用。

 

2019 年年报显示,台积电已完成 SoIC 制程认证,开发出微米级接合间距(bonding pitch)制程,并获得极高的电性良率与可靠度数据,具备为任何潜在客户用生产的能力。而此前在 2018 年 10 月的第三季法说会上,台积电给出了明确量产的时间,2021 年 SoIC 技术就将进行量产。

 

4、其他

 

针对先进行动装置及高效能运算的应用,采用细小间距阵列铜凸块(Cu bump)倒装(Flip Chip)的 7 纳米晶圆已于 2018 年第一季开始量产。除了高阶先进手 机内使用的 28 奈米产品及更成熟技术外, 适用于物 联网应用的 16 奈米制程的晶圆级封装(Wafer Level Chip Scale Packaging, WLCSP)技术亦于民国一百零 七年第四季开始量产。

 

台积电的 CoWoS、InFO、SoIC 及其他封装技术能对 10 纳米或以下的制程进行晶圆级的键合技术,极大的强化台各积电在先进工艺制程的竞争力。

 

台积电除了提供内部 CoWoS 和 InFO 服务外,还通过外包的组装和测试合作伙伴管理整个供应链,从而为客户提供集成的制造、封测、运输的交钥匙服务,帮助客户缩短上市时间和缩短批量生产时间。