英国,雷丁– 2020 年 12 月 7 日。将 IP 块组装到芯片上的问题在于,很难确定它们将如何与彼此和内存进行交互。尽管 IP 块将由供应商单独进行预先验证,但关键问题是它们如何协同工作,更重要的是,如何对其进行优化。Sondrel 为此目的开发了新的增强型工作流程建模工具,该工具可缩短产品上市时间,降低客户成本并优化架构设计。

 

Sondrel 的架构主管 Paul Martin 解释说:“Synopsys®具有一个名为 Platform Architect™Ultra 的建模工具。” “它的“快速定时” IP 块揭示了数据如何在它们之间的芯片上以及在片外和片内存储器之间来回移动的详细信息。我们与 Synopsys 合作开发了工作流建模模块的增强版本。这些使我们能够创建准确的交易模型,以便我们可以准确地看到数据如何通过芯片的互连结构移动以及如何对内存进行读 / 写。实际数据内容无关紧要;内存和互连结构将如何处理它,这对于能够识别瓶颈并调整架构以优化系统性能至关重要。”

 

这些增强的模型的好处在于,可以针对时序进行微调和优化,而不必在 RTL 中运行许多不同的仿真,并且增强的可见性减少了在生成功能验证仿真时满足功能覆盖要求所需的迭代。现在,只有最终的功能验证模拟必须在 RTL 中运行才能进行仔细检查。结果,验证时间从数周缩短到了数天,从而为客户降低了成本,并缩短了上市时间。

 

Sondrel 的创始人兼首席执行官 Graham Curren 说:“我们是第一家创建了这些基于工作流程的建模技术的公司。这些增强功能是我们性能验证环境(PVE)的一部分,并且是我们设计服务的一部分,仅供客户使用。”

 

背景

仿真建模使用内存和互连 IP 的 TLM2“快速”模型和“工作流”模型来准确地仿真核心 IP。这使仿真能够在芯片的性能上运行,比在 RTL 中运行快数百倍。这种性能分析可以使用 RTL 仿真在几天或几天内优化设计架构。

 

仿真可以对性能瓶颈进行详细分析,例如,两个 IP 块可能试图同时访问同一内存页面,从而导致“崩溃”,产生瓶颈并严重降低芯片速度。大型芯片具有许多子系统,这些子系统通常需要相当长的等待时间来移动大量数据,因此消除架构设计过程中的任何瓶颈至关重要。