在 IEDM 2020 上的邀请论文展示了 CEA-List 架构的优势,它们可以共同优化 CEA-Leti 的 3D 工具箱,从而为高性能处理器提供更高的带宽和异构性。

 

旧金山– 2020 年 12 月 15 日– CEA 的研究机构在 IEDM 2020 上的邀请论文中,CEA-List 和 CEA-Leti 展示了其用于实现百亿级别的高性能计算(HPC)的技术。

 

重点介绍了 CEA-Leti 先进的 3D 技术工具箱和 CEA-List 的先进演示器,它们共同为处理器提供了更高的带宽和异构性,并解释了架构和性能方面的进步,并描述了 3D 集成技术如何实现异构性并提高了性能。带宽对于帮助实现百亿亿次计算的硬件创新至关重要。

 

“ 3D 集成技术如何为 Exascale 级高性能计算提供高级计算节点?”该论文解释说:“高性能计算(HPC)应用程序带来的深刻发展是基于过去几十年来计算性能的连续和指数级增长。” “主要是由于围绕处理器引入了创新的硬件技术,超级计算机很快将实现万亿级计算性能。”

 

亿亿级计算是指能够每秒至少计算 10 或 10 亿个浮点运算的计算系统,其速度是当今最快的计算机的两倍。

 

百亿亿次计算的开发工作是由高度数据密集型的科学和工业应用推动的,例如气候研究,药物发现和材料设计。HPC 和大数据的这种性能水平将通过由通用处理器小芯片组成的异构计算节点来实现,这些通用处理器小芯片托管着加速器小芯片,从而提高了操作强度。

 

本文中介绍的 CEA 技术为 ExaNoDe 和 INTACT 项目的演示者提供了动力,这些项目已经开发了具有技术构建块的集成原型,以支持欧盟向亿万亿次计算迈进。两家机构将 CEA-Leti 在芯片和 3D 顺序集成方面的专业知识与 CEA-List 的多核架构相结合,其高水平的可扩展性和能效与众不同。他们展示了遵循两条主要途径的新型集成方法和工艺的优势:更精细的 3D 互连间距,从而提高了计算小芯片之间的带宽;以及装配技术,允许增加包装中的异质性,从而提高了峰值性能。

 

此外,CEA 参与其中的欧洲处理器倡议(EPI)证实了 3D 集成解决方案对开发 HPC 处理器的重要性。其目的是为用于低端计算,高性能大数据和一系列新兴应用的低功耗欧洲新型处理器系列设计和实施路线图。

 

CEA 名单的科学家,IEDM 论文的主要作者丹尼斯·杜托伊特(Denis Dutoit)表示:“这些研发成功为异构处理器开辟了道路,这些处理器将支持百亿级别的超级计算机。” “我们证明,将先进架构与 3D 集成技术共同优化可以达到 HPC 所需的计算性能和带宽水平。”

 

由于堆叠在有源中介层上的小芯片可在较低的开发成本下实现模块化和可重复使用性,因此 CEA-List 也正在针对嵌入式世界中的 HPC 体系结构以及计算密集型加速器使用这种新方法进行研究。对于需要高水平计算和内存的边缘应用程序,例如人工智能(AI),基于小芯片的分区将能够创建广泛的解决方案,以满足嵌入式 AI 的需求。潜在的用途包括自动驾驶,运输应用和工业 4.0。

 

CEA-Leti 当前的研究工作涉及管芯对晶片的直接混合键合技术,该技术提供了具有更好的电,机械和热参数的密集 3D 互连,并允许异构系统具有超高带宽能力。CEA-Leti 还致力于通过硅通孔(TSV)(间距 1 至 4 µms)实现高密度,以与芯片到晶片的混合键合一起创建完整的密集 3D 堆栈。从长远来看,CEA-Leti 还正在研究创新的光子插入器技术,将其作为一种基于 3D 的光子小芯片方法,以实现数十个计算小芯片的互连,从而实现芯片间的通信带宽,延迟和能量。

 

在接下来的十年中,高级集成技术与破坏性架构的共同优化有望为 HPC 组件奠定关键基础。

 

这项工作是由法国国家研究计划署(Investissements d'Avenir)(未来的投资),IRT Nanoelec 资助的,拨款号为 ANR-10-AIRT-05。

 

这项工作还得到了 ExaNoDe 项目的支持,该项目由欧盟 H2020 计划根据第 671578 号赠款协议资助。