AMD 的 3D V-Cache 标志着该公司首次在 3D 封装上的尝试,近日,该公司在 Hot Chips 33 上进行了一次演讲,分享了该制造工艺背后的更多细节。为便于大家快速了解这项技术, 下面先给出一些简单的介绍:3D V-Cache 使用了一种新颖的混合键合技术,在 Ryzen 计算引擎chiplet的顶部垂直堆叠额外融合了7纳米技术的64MB SRAM 缓存,从而使得每个Ryzen 芯片的 L3 缓存的容量增加了三倍。 


 
图片来源:Hot Chips 33/AMD


这项新技术可以为每个芯片提供高达惊人的 192MB 的 L3 缓存,而且, AMD 的演示表明, 使用新缓存的Ryzen 9 5900X 在 1080p 游戏中获得了 15% 的性能提升,大致等于从一个新的CPU 微架构和/或新工艺节点可以得到的性能提升幅度。但是,AMD 既没有采用新的CPU微架构,也没有采用新的制造工艺,它使用了与标准 Ryzen 5000 型号相同的 7nm 工艺和 Zen 3 架构完成了这一壮举。这一进步还来自于在芯片顶部堆叠的单个裸片——AMD 表示未来它可以堆叠不止一层,这将进一步提高缓存的容量。 


AMD 在演示后透露,它的新的 3D V-Cache 芯片实现了与标准 Ryzen 型号类似的良率,这意味着它已经跨越了芯片制造所必须跨越的障碍,这些芯片将于今年年底投入生产,进入市场。

 
AMD 使用台积电的 SoIC 工艺将计算芯片顶部的 SRAM 小芯片与连接两个芯片的 TSV 的直接铜对铜电介质接合融合在一起。这种技术不使用焊料微凸点来连接两个芯片,从而实现了更密集、更高效的互连,其互连密度是 2D 小芯片的 200 倍。


 图片来源:Hot Chips 33/AMD


台积电采用两相键合技术将两个芯片熔合在一起。第一阶段是在室温下使用亲水性电介质到电介质键合工艺,然后对电介质连接进行退火键合。第二阶段是通过固态扩散形成键的直接铜对铜键合。 AMD 表示,该技术使用类似硅晶圆厂的制造技术,后端类似于 TSV,这意味着其生产流程类似于常规芯片的生产流程。


AMD 将 SRAM 芯片保持在底层 L3 缓存的中央,以尽量减少将 SRAM 暴露于 CPU 内核热量之下的风险。此外,AMD 使用相同的混合键合工艺将结构硅放置在 CPU 内核上,从而可以为小芯片创建一个均匀统一的高度,以帮助冷却芯片。


AMD 表示,相较于微凸点 3D 连接, 3D V-Cache 的互连效率提高了三倍,每比特能耗不到其三分之一,互连密度提高 15 倍,并实现了更好的信号和功率传输特性。


 
图片来源:Hot Chips 33/AMD


AMD 的新方案可以在两个芯片之间提供高达 2 TB/s 的吞吐能力。该公司表示,新方法对延迟的影响很小,而且在更高容量 L3 缓存的延迟时间标准的范围内(缓存的原始访问时间随容量扩大而增加)。 


下面第一张图显示了这三种不同互连方法的互连密度对比。虽然 AMD 的新互连具有 9 微米 (μm) 的间距(TSV 之间的距离),但标准 C4 封装的间距为 130 微米,而 Microbump 3D 的间距为 50 微米。 


相比之下,英特尔上市的第一代 EMIB 连接的间距有 55 微米,而将于 2023 年推出的第二代 EMIB 的间距为 45 微米。不过,英特尔即将推出的 Foveros Direct 是和AMD的技术具有最直接可比性的互连技术,英特尔声称这一将在 2023 年底上市的新技术的间距将低于 10 微米。同时,台积电的 9 微米混合键合将用在明年初上市AMD 的 3D V-Cache 处理器上。 

 


 AMD 当前的逻辑-内存融合只是该行业更广泛趋势的开始。随着 TSV 技术的提高,其间距将在连续几代技术中持续改进,这将解锁其他更精细的堆叠技术,例如 CPU 上的 DRAM/HBM,以及将整个 CPU 堆叠在 CPU 之上。 

 

 

进一步的发展可以找到更精细的方法,例如将 CPU 核心堆叠在其他核心之上,并将核心堆叠在非核心之上(英特尔已经在 Lakefield 中做到了这一点)。更进一步,我们可以看到宏对宏的堆叠,这意味着核心微架构的各种元素相互堆叠,甚至 IP 折叠/拆分和电路切片。 


当然,这些都是还没有出现在路线图上的遥远技术,并将带来很多挑战,特别是在散热方面,但 AMD 和其他公司确实在努力推动这些技术在未来的出现。

 

作者:Paul Alcorn 

编译:与非网