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如何选择eFPGA?
如何选择eFPGA?

嵌入式FPGA(eFPGA)是指将一个或多个FPGA以IP的形式嵌入ASIC,ASSP或SoC等芯片中。

ASIC项目瀑布式开发流程详解

最近收拾书架,翻出一张多年以前的ASIC项目开发流程图,一起回顾一下。

巧用Vivado中的Intime 设计探索工具优化RTL代码

用软件从 C 转化来的 RTL 代码其实并不好理解。今天我们就来谈谈,如何在不改变 RTL 代码的情况下,提升设计性能。

5个层级带你看清一颗芯片的内部结构
5个层级带你看清一颗芯片的内部结构

在我们阐明半导体芯片之前,我们先应该了解两点。其一半导体是什么,其二芯片是什么。 半导体 半导体( semiconductor),指常温下导电性能介于绝缘体(insulator)与导体(conductor)之间的材料。人们通常把导电性差的材料,如煤、人工晶体、琥珀、陶瓷等称为绝缘体。而把导电性比较好的金属如金、银、铜

Cadence扩展JasperGold平台用于高级形式化RTL签核

楷登电子(美国Cadence公司,NASDAQ: CDNS)今日正式发布JasperGold® 形式验证平台扩展版,引入高级形式化验证技术的JasperGold Superlint和Clock Domain Crossing (CDC)应用,以满足JasperGold形式验证技术在RTL设计领域的签核要求。

精确估算SoC设计动态功率的新方法

在最近发布的一篇文章中,笔者强调了当前动态功耗估算方法的内在局限性。简单来说,当前的方法是一个基于文件的流程,其中包括两个步骤。第一步,软件模拟器或硬件仿真器会在一个交换格式 (SAIF) 文件中跟踪并累积整个运行过程中的翻转活动,或在快速信号数据库 (FSDB) 文件中按周期记录每个信号的翻转活动。第二步,使用一个馈入 SAIF 文件

IP驱动的世界里如何进行电源管理?

今天,一个SOC可以有多个相同的IP,也可以有多个来自不同供应商的不同的IP。每一个IP都可以在一个单独的模式中工作,所以在每一个IP在正式使用的时候都需要专门的电源分配方案。如果电源分配方案确定的太早,将需要根据目标技术重新制定。

高层次综合,我们做到什么程度了

高层次综合(HLS)作为设计自动化的一部分已经有很长时间,以至于我们似乎已忽略了它的存在。但它通过吸收新的创新基因又重回大家的视野并引起开发者的兴趣。在此领域的第一个商业化产品是1994年Synopsys公司引入的行为编译器。在那个时代我们都以为设计将不可避免地从RTL迁移到C,但事实上IP成为了主流算法,在很大程度上采用以RTL设计的

如何调试数字硬件设计

工程设计项目中最令人振奋的时刻之一就是第一次将硬件移到实验室准备开始集成测试的时候。开发过程中的这个阶段通常需要很长时间,也会对所有的项目工程师造成很大的压力。不过,现有的工具和方法能减轻压力,帮助推进项目进展。 让我们来看一下,如何在将设计推进到更高层面的过程中最大限度地减少可能发生的任何问题,以及如何快速顺利地通过调试阶

如何通过RTL分析、SDC约束和综合向导更快推出FPGA设计
如何通过RTL分析、SDC约束和综合向导更快推出FPGA设计

EDA 公司和 FPGA 厂商不断开发新的工具和方法,推进繁琐任务的自动化,帮助设计团队集中精力做好创造性工作。下面我们就来看看 FPGA 工具流程的演进发展,了解一下现代 FPGA 团队是如何利用 RTL分析、约束生成和综合导向来减少设计迭代的。

华力微电子基于Cadence公司Encounter 数字技术开发55纳米平台的参考设计流程

Cadence设计系统公司与上海华力微电子有限公司,今天共同宣布华力微电子基于Cadence Encounter数字技术交付出55纳米平台的参考设计流程。从现在起,华力微电子首次在其已建立的55 纳米工艺平台上实现了从 RTL到GDSII的完整流程,它也是Cadence与上海华力紧密合作的结果。

基于FPGA的原型能为您做些什么

基于FPGA的原型可满足不同目的需求原型设计不是一个按几个按钮就能完成的过程,在它不同的阶段需要仔细的关注和思考。除说明这个过程需要完成的工作和涉及到的专业知识外,我们还应解释在 SoC 项目中该进行

基于SystemC/TLM的方法学进行IP开发和FPGA建模

在半导体领域,开发产品的第一步就是以高级抽象开发规范的模型,SystemC提供了很大帮助。它简化了共存的硬件和软件设计的概念化。再加上实现事务级模型间对口连接的TLM传送库,SystemC加速了整个验证过程。另一个重要方面是所有不同抽象架构中经过增强的可移植性。同一测试配置可以无缝地用于不同抽象级的设计。

利用基于SystemC/TLM的方法学进行IP开发和FPGA建模

事务级建模(TLM)是一种对数字系统进行建模的高级方案,将模块之间的具体通信与功能单元或通信架构的具体实现分离开。把总线或FIFO这类通信机制模型化成信道,用SystemC接口类将这些信道提供给模块和部件。这些信道模型的信令接口功能将取代事务请求,这将减少具体的低级信息交换。

验证RTL实现的时序逻辑等效性检查方法

功能正确的RTL间建立起桥梁。一种称为时序逻辑等效性检查的方法具有桥接两者的能力,它是基于C/C++或SystemC编写的规范来对RTL实现进行形式验证。

Actel 标准软件套装现已提供免费IP核使用权和 RTL套装选项

爱特公司(Actel Corporation)宣布,其Libero® 黄金(Gold) 版本用户现在可以免费访问IP库,而Libero 白金(Platinum)版本则加入RTL IP库源码

赛灵思XtremeDSP解决方案 将数字信号处理功能提升到极至

在当今要求最苛刻的数字信号处理(DSP)系统设计和开发中,赛灵思的FPGA产品扮演着越来越重要的角色,这一点并非偶然

让多核系统运转起来

要使多核系统中的所有部件共同工作,就需要深入了解其技术,很多不同层的综合设计以及一些非常困难的复杂测试策略。

十年磨一剑 Tensilica加强本土市场攻势

从1997年成立至今,Tensilica公司十年磨一剑,凭籍其创新性的处理器构架和开发工具,在由ARM和MIPS两家垄断的处理器设计领域脱颖而出,开辟出自己的一席之地

嵌入式系统设计验证平台VERTIGO

代号为VERTIGO(嵌入式系统设计验证平台)的战略目标研究项目致力于确保欧洲电子工业在嵌入式系统领域继续保持竞争优势。