第三个PSoC工程——在PSoC上封装DMX512的IP核--暂未成功

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    根据demo，example和tutorial学习PSoC也差不多了。开始正式开展自己的申请项目内容做了。

    DMX512是灯光系统控制协议，应用于建筑、舞台灯光控制。详情见wikipedia。
采用HDL封装的DMX512的IP核，在PSoC上实现DMX512协议，上位机通过USB与PSoC的51核通信，然后通过51核来控制发出灯光色彩或者亮度数据，是我这次项目申请的内容，也是和工作领域相关。

    DMX512的verilog代码在ALtera的Quartus-II、Syplicity以及modelsim上都通过了编译综合，但是在PSoC的warp-verilog编译器上居然失败。。。。求高手解决。。。
   
    赞一个PSoC的封装符号图形，感觉比altera的Quartus-II好看一些。

1、如图，用一个库library01封装了DMX512的核，但是想不到的是，一个核只能一个verilog文件，再也不能添加其他的，无法实现层次化设计。我暂时只有两个verilog文件，于是就将底层模块的verilog复制到top-entity里面，还算可以，不过如果多个verilog呢？或许PSoC只是PLD，不需要层次化设计吧。

2、warp-verilog编译器不给力啊，很多verilog通用特性都不支持，寄存器数组不支持，编译不通过。。这样的话请问高手，下面那个for循环，让我如何实现啊？暂时停顿在这里，无法继续编译。

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沙发一个！

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xinxincaijq 发表于 2012-9-18 10:36
沙发一个！

沙发有责任解答问题

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将feedback反馈给cupress：
1、The warp verilog HDL compiler is not as usable and convenience as introduced.（not support some standard feather such as "reg [7:0] RAM[0:511]"）
2、no debug access for HDL, how about integration of one, such as synnopsys's simplicity？
3、no RTL Viewer of HDL, maybe the quartus or synplicity would give some hints

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还没学这么深入，来学习下